EP1C6Q在水轮机组转速测量中的应用

Ｅ８００～ＥＦＦＦ?数据存储区，用于保存各个通道的计数值。

００００～７ＦＦＦ?外围ＦＬＡＳＨ区。

８０００～８０４０?六十五个计数器的内存地址。

８０４１～８０４２?状态寄存器的内存地址。

８０４２～Ｅ７ＦＦ?用户备用空间。

(５)分频电路

计数器单元的计数时钟是把输入的全局时钟分频得到的。１２ＭＨｚ的有源晶振输出通常可作为全局时钟，分频电路采用ＶＨＤＬ语言设计，分频次数设定值的变换由计数器的溢出标志控制。

ｂ．神经元芯片的内部编程

本编程设计主要用于完成与系统的同步和控制ＥＰ１Ｃ６Ｑ程序的运转。当接到信号处理模块发来的数据请求信号后，该程序将启动ＥＰ１Ｃ６Ｑ内部程序并开始计数，以将最终的计数值读到内部ＲＡＭ区。

在整个设计方案的实现过程中，应仔细考虑以下两点：

第一是芯片的选择。与普通电路开发不同的是，本设计方案的前期编译和仿真验证不需要拘泥于某一具体型号的芯片，只要满足方案所需的逻辑单元的数量、控制时序的精度和存储区间的大小等要求，就可以在软件开发工具中编译仿真。可到方案成熟后，再考虑一些细节问题，如芯片以及所需电源和配置芯片是否容易买到，提供的ＩＯ接口类型是否满足需要，芯片的封装形式是否会影响到ＰＣＢ板的制作等问题。

第二是时序电路和组合电路的转化。在一个系统中，时序电路和组合逻辑电路一般同时存在。两种类型的电路都作为输入时，为避免毛刺现象，可以在组合逻辑的输入之前加Ｄ触发器，以将组合逻辑电路转化为时序电路。在多级时钟系统中，为了满足建立和保持时间的要求，往往需要在低频时钟信号驱动的逻辑电路的输出端加一级高频时钟信号驱动的Ｄ触发器，以实现时钟之间的同步。但这样做会增加输入和输出之间的时间延迟，严重时可能通不过编译软件的时序验证。因此，可以将其转化为简单的组合逻辑电路，以使其比较容易实现。

４　结束语

该方案已经通过了实验验证，测量结果能够满足设计要求。考虑到成本问题，选择的芯片不能与５Ｖ系统直接相连，这使得多路输入信号给整个电路的设计带来了一定的困难。如果排除这些因素，该方案还可以得到进一步的改善。