基于TMS320C6202的主被动复合制导信号处理系统的研制

来接收和输出天线角度信息及控制信号。两片DSP之间则通过64KB的高速双口RAM和McBSP交换数据信息。双口RAM的采用是考虑到它具有两套数据和地址总线，非常适合作为系统之间的接口存储器。总的来说，这种设计可以减小单个DSP信号处理负担，同时使得整个系统拥有一定的处理裕量。
　　
　　TMS320C6202的EMIF总线上需要访问很多器件，其中一些器件的信号电平和TMS320C6202并不匹配，再加上不同速度器件的混合访问，所以在实际系统中需要考虑如何分配EMIF存储空间以及加入适当的缓冲隔离的问题。这里以DSP0的外部存储器接口设计为例进行说明。参见图4。
　　
　　TMS320C6202整个EMIF外部空间最大容易为64MB，处理器内部将它分成四个子空间，并对每个子空间提供独立的选通信号，也就是图4中标注的CE0～CE3。
　　
　　当处理器设置为ROM引导时，上电后首先从CE1空间读取64KB数据到地址0处，然后程序从地址0处开始执行，所以引导FLASH必须配置在CE1地址空间。EPM7128的选通信号则通过高位地址译码获得。
　　
　　图3
　　
　　
　　
　　
　　
　　对于CE2空间，通过EPLD地址译骊将该空间进一步细化，分配给三个低速器件。
　　
　　这样分配地址空间是基于如下一些考虑：
　　
　　（1）由于TMS320C6202只能对每个地址空间统一地设置访问器件类型和访问时序，所以设计时尽可能将访问速度相近的器件放置在同一个地址空间，如低速A/D、低速D/A以及导步串口都分配在CE2空间，这样有利用EMIF寄存器的设计。
　　
　　（2）访问速度较高的器件在PCB布局时应当尽量靠DSP，缓冲级数要少，以减小总线延迟，提高访问速度。
　　
　　（3）对于SBSRAM或SDRAM，由于访问的时钟频率较高，应当直接挂在TMS320C6202的EMIF总线上。
　　
　　图4中加入了隔离电路，主要是基于如下考虑：
　　
　　（1）TMS320C6202本身输出信号带负载的能力不是很强，增加缓冲隔离电路可以提高信号的驱动能力。
　　
　　（2）缓冲驱动芯片在未选通时输入输出均处于高阻状态，且其输入容性负载也很小，只有几pF，所以可以用来隔离器件，避免由于大的容性负载而造成的上冲、下冲、信号上升下降沿变缓等信号完整性问题。
　　
　　（3）采用的缓冲芯片的输出管脚在片内都串接有一个小电阻，用作源端匹配电阻，用以吸引信号反射能量，从而可以改善输出信号质量。
　　
　　图4
　　
　　（4）由于低速A/D芯片的输出信号电平和TMS320C6202的信号电平不匹配，而缓冲隔离芯片可以兼容二者，所以需要加入缓冲隔离。
　　
　　（5）由于TMS320C6202为BGA封装，在PCB布局布线时其周边的布局空间是有限的，加入缓冲隔离可以延长信号传输距离，从而增大PCB布局的自由度。
　　
　　当然，加入缓冲隔离后肯定会引起信号的传输延迟，从而降低访问器件的速度，所以牵涉到高速器件时必须充分考虑这一点。
　　
　　另外，设计中采用两片EPLD（EPM7128AETI100-7和EPM7256144-7），主要完成定时信号、片选信号和控制信号的产生，这样有利于系统的升级和二次开发。
　　
　　2.2.2

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