EPP模式500ksps数据采集接口

PP状态读的方式时，需4.8μs完成4个数据字节读取，但此方式需要处理的一个问题：由于双字方式EPP数据读由硬件自动产生4个EPP数据读周期，当其执行完毕，执行EPP状态读发现FIFO已空，微机软件无法判别在从第几个EPP数据读周期开始FIFO为空，从而影响对数据队列的正确排序，故CPLD逻辑应当在FIFO队列还有至少4个未读数据时必须发出读空信号，微机程序应当在每次EPP开始前执行读取状态口的指令，以决定是否可以开始EPP数据读周期，从上分析可以看出为实现有效的EPP数据读取，平均每字节至少需要1.2μs，即可
　　
　　
　　以获得最快约800kBytes/s的数据传输速率。因500ksps的数据采集设计速率仅略低于800kBytes/s的数据传输速率，考虑WIN98工作环境，配置大容量的FIFO十分必要，采用大容量SRAM与CPLD器件构成FIFO，具有成本较低的优点，通过使用VHDL的行为描述，经CPLD器件开发软件的编译、综合、仿真、适配、下载，实现所需要的控制逻辑。根据设计，当数据锁存输出的下一个时钟脉冲（即83ns后）,WAIT将输出为高电平，EPP在此时读取数据口信号，如果不采用外部缓冲驱动器，数据上升过程将耗时80ns,对EPP数据接收可靠性有不容忽视的影响，为减小电缆电容的影响，数据输出使用了74ALS574芯片作缓冲，其高电平输出能力达15mA,是ispLSI1032高电平输出能力的3.5倍，在电缆电容有100pF时，23ns可达到3.5V的逻辑高电平，保证数据接收可靠性。
　　
　　仿真波形参见图4，出于方便，仿真时钟设置为12.5MHz。系统每24个时钟脉冲产生一次数据采集，仿真采样速率521ksps。数据由DIN[7：0]输入，通过CPLD内部数据输入触发时钟（该时钟同相缓冲后形成RAMOE脉冲，持续宽度为两个系统时钟）的上升沿锁存，并控制地址选择器将写地址输出到ABUS上，在RAMOE为高期间，DBUS开放三态数据触发器输出使能，使被锁存的8位数据经DBUS输出，数据输入触发时钟过后一个系统时钟，RAMWR产生一个系统时钟宽度的负脉冲，控制SRAM将DBUS上的数据写入，再下一个系统时钟的上升沿，RAMWR变高，RAMOE变低使SRAM输出有效，三态数据触发器恢复为高阻状态，ABUS变为待读数据地址，完成一次数据采集、存储过程。微机软件执行EPP数据读前先读取状态口（379H）以判别READ_EN是否有效，当READ_EN为高时，可以执行EPP数据读周期，CPLD在同步DATASTB_IN的下降沿后，产生一个宽度的OUTCLK输出锁存脉冲，其上升沿将相应待读地址的SRAM数据锁存于外部74ALS574，下降沿使WAIT_OUT上升，形成EPP模式的应答握手信号。WAIT_OUT在DATASTB_IN的上升沿异步复位以响应下一次EPP模式访问。数据写入优先于数据读取，当到达固定的采样间隔点时，CPLD总是推后OUTCLK及WAIT_OUT的执行，待采样并存储完毕才继续被暂缓的EPP应答，在设计中，数据的采样及存储需要两个系统时钟周期共167ns，远低于EPP的超时参数，故有充分的时间正确地完成EPP握手。图4仿真了数据读空状态，在图中部，READ_EN信号存在一个低电平区域，此负脉冲前，根据RAMWR个数可知当时采样了11个数据，根据OUTCLK个数可知读取了8个数，剩下3个数不足以提供EPP执行双字读的操作，如果此时微机需要访问EPP，在其对状态口的读取中，因得知READ_EN无效而暂缓

《EPP模式500ksps数据采集接口(第3页)》