在Protel99SE下实现可编程逻辑器件设计

号，２０脚作为ＡＤ８１８４的输出使能，参见图２。
　　
　　图3信号逻辑关系图
　　
　　３．３创建包括头信息的源文件
　　
　　在ＰＬＤ９９的开发环境下，根据上述设想及管脚分配，利用Ｐｒｏｔｅｌ９９ｓｅ模板和硬件描述语言ＣＵＰＬ定义输入输出管脚，以创建包括头信息的文本文件Ｔａｎ-Ｓｈａｎｇ．ｐｌｄ，然后用ＣＵＰＬ语言写出如下的中间变量逻辑式和逻辑等式?注：由于描述变量ＥＮ的乘积项过多，故将变量ＥＮ分成中间变量ＥＮ１和ＥＮ２?，并完善文本文件。经过一系列设置后便可编译原文件，编译成功后会提示Ｃｏｍｐｉｌａｔｉｏｎｓｕｃｃｅｓｓｆｕｌ，方法如下：
　　
　　／＊＊ＤｅｃｌａｒａｔｉｏｎｓａｎｄＩｎｔｅｒｍｅｄｉａｔｅＶａｒｉａｂｌｅｓ＊＊／
　　
　　ＥＮ１＝!(ｋ１＆ｋ２＆ｋ３＆ｋ４＆ｓｙｎ２＆ｓｙｎ３＆ｓｙｎ４＆ｓｙｎ５
　　
　　＃!ｋ１＆ｋ２＆ｋ３＆ｋ４＆!ｓｙｎ２＆ｓｙｎ３＆ｓｙｎ４＆ｓｙｎ５
　　
　　＃ｋ１＆!ｋ２＆ｋ３＆ｋ４＆ｓｙｎ２＆!ｓｙｎ３＆ｓｙｎ４
　　
　　
　　
　　＆ｓｙｎ５
　　
　　＃!ｋ１＆!ｋ２＆ｋ３＆ｋ４＆!ｓｙｎ２＆!ｓｙｎ３＆ｓｙｎ４＆ｓｙｎ５
　　
　　＃ｋ１＆ｋ２＆!ｋ３＆ｋ４＆ｓｙｎ２＆ｓｙｎ３＆！ｓｙｎ４＆ｓｙｎ５
　　
　　＃!ｋ１＆ｋ２＆!ｋ３＆ｋ４＆!ｓｙｎ２＆ｓｙｎ３＆！ｓｙｎ４＆ｓｙｎ５
　　
　　＃ｋ１＆！ｋ２＆！ｋ３＆ｋ４＆ｓｙｎ２＆！ｓｙｎ３＆！ｓｙｎ４＆ｓｙｎ５
　　
　　＃！ｋ１＆！ｋ２＆！ｋ３＆ｋ４＆！ｓｙｎ２＆！ｓｙｎ３＆！ｓｙｎ４＆ｓｙｎ５??
　　
　　ＥＮ２＝！（ｋ１＆ｋ２＆ｋ３＆！ｋ４＆ｓｙｎ２＆ｓｙｎ３＆ｓｙｎ４＆！ｓｙｎ５
　　
　　＃！ｋ１＆ｋ２＆ｋ３＆！ｋ４＆！ｓｙｎ２＆ｓｙｎ３＆ｓｙｎ４＆！ｓｙｎ５
　　
　　＃ｋ１＆！ｋ２＆ｋ３＆！ｋ４＆ｓｙｎ２＆！ｓｙｎ３＆ｓｙｎ４＆！ｓｙｎ５
　　
　　＃！ｋ１＆！ｋ２＆ｋ３＆！ｋ４＆！ｓｙｎ２＆！ｓｙｎ３＆ｓｙｎ４＆！ｓｙｎ５
　　
　　＃ｋ１＆ｋ２＆！ｋ３＆！ｋ４＆ｓｙｎ２＆ｓｙｎ３＆！ｓｙｎ４＆！ｓｙｎ５
　　
　　＃！ｋ１＆ｋ２＆！ｋ３＆！ｋ４＆！ｓｙｎ２＆ｓｙｎ３＆！ｓｙｎ４＆!ｓｙｎ５
　　
　　＃ｋ１＆!ｋ２＆!ｋ３＆!ｋ４＆ｓｙｎ２＆!ｓｙｎ３＆!ｓｙｎ４＆!ｓｙｎ５
　　
　　＃!ｋ１＆!ｋ２＆!ｋ３＆!ｋ４＆!ｓｙｎ２＆!ｓｙｎ３＆!ｓｙｎ４＆!ｓｙｎ５);／＊＊ＬｏｇｉｃＥｑｕａｔｉｏｎｓ＊＊／
　　
　　ＥＮ＝ＥＮ１＆ＥＮ２?
　　
　　Ａ１＝!ｓｙｎ１＆!ＥＮ?
　　
　　Ａ０＝!ｓｙｎ０＆!ＥＮ?
　　
　　ａ＝!Ａ１＆!Ａ０＆!ＥＮ?
　　
　　ｂ＝!Ａ１＆Ａ０＆!ＥＮ?
　　
　　ｃ＝Ａ１＆!Ａ０＆!ＥＮ?
　　
　　ｄ＝Ａ１＆Ａ０＆!ＥＮ?
　　
　　图4查看波形输出文件
　　
　　３．４设置仿真向量
　　
　　通过创建仿真测试文件ＴａｎＳｈａｎｇ．ＳＩ可进行仿真测试，以产生如图３的仿真波形，当编译和仿真成功后，即可得到可下载到可编程逻辑器件的ＪＥＤ文件。该仿真测试文件Ｔａｎｓｈａｎｇ．ＳＩ如下：
　

《在Protel99SE下实现可编程逻辑器件设计(第2页)》