SSD1906显示控制器与AT91RM9200的接口技术
tFlash、CompactFals、SmartMedia以及NANDFlash。
AT91RM9200微控制器提供的系统外设包括：增强的时钟发生器和电源管理控制器；2个具有双PLL的片上晶振，低时钟操作模式以及通过软件实现的电源优化功能；具有4个可编程的外部时钟信号；系统定时器包括定时中断、看门狗和第二计数器；具有报警中断的实时时钟；具有调试单元、两线UART，并且支持调试通信通道；具有8个优先级的高级中断控制器，可独立屏蔽的向量中断源，具有伪中断保护功能；拥有7个外部中断源和1个快速中断源；4个32位的PIO控制器，多达122条可编程的I/O线，每条I/O线具有输入变化中断和漏极开路电容；具有20个通道的外围数据控制器（PDC）。
3硬件设计
3.1SSD1906的总线接口
SSD1906显示控制可与多种MCU相连，具体的连接方式取决于MCU所支持的总线类型。SSD1906支持单时钟输入（CLKI），从而可以由MCU的总线时钟为其提供时钟信号。对于通用#1总线，SSD1906用于与MCU相连的引脚为：
A0——接低电平；
A[17：1]——系统地址总线位17～1；
D[15：0]——系统数据总线输入；
WE0——低8位数据的写使能信号输入；
WE1——高8位数据的写使能信号输入；
CS——片选输入；
M/R——选择读写显示内存或内部寄存器。高为显示内存，低为内部寄存器；
BS——接高电平；
RD/WR——高8位数据的读命令输入；
RD——低8位数据的读命令输入；
WAIT——等待信号输出。可以通过配置，决定该信号为高电平有效或低电平有效；
RESET——复位输入信号。
3．2总线接口分析与实现
AT91RM9200微控制器的总线接口属于通用#1型接口，因而可与SSD1906直接相连。其中，AT91RM9200的A[17：1]、D[15：0]、NWR0、NWR1、NCS2、NWAIT、NRST引脚，可以分别与SSD1906的A[17：1]、D[15：0]、WE0、WE1、CS、WAIT和RESET引脚直接连接。而AT91RM9200的NRD引脚可以使能16位或者8位的读访问，因而可与SSD1906的RD/WR和RD引脚相连，作为高字节和低字节的读使能信号。对于SSD1906的M/R信号，可以由AT91RM9200的A18信号进行控制。SSD1906与AT91RM9200的总线连接如图2所示。
此外，由于SSD1906的CLKI的输入时钟频率最高为66MHz，而其总线时钟频率最高也为66MHz，因SSD1906的总线时钟BCLK可以直接由CLKI提供，其频率比为1：1。另外，AT91RM9200的总线类型为通用#1型，选NWAIT信号为低有效，总线接口为小端模式，所以可以确定SSD1906的配置引脚CF[7：0]为0x0Bh。
4寄存器配置
在寄存器配置方面，包括对MCU的初始化及对SSD1906的初始化和设置。对于AT91RM9200微控制器，首先，必须设置相应的PIO控制寄存器，将有复用的I/O线配置为所需要的功能。其次，考虑到SSD1906的CLKI时钟频率最高为66MHz，因此，需要对AT91RM9200的PMC_PCK0寄存器进行设置，保证PCK0的输出时钟频率不超过66MHz。下面分别介绍SSD1906的主要寄存器配置。
4.1SSD1906的内部时钟设置
SSD1906支持单时钟输入，即所有的时钟信号都可以由CLKI的输入时钟提供。对于SSD1906的总线时钟BCLK，可以通过配置CD[7:6]引脚，对CLKI得到需要的BCLK。这里将CF[7:6]配置为00，即BCLK=CLKI。
内存时钟MCLK用于访问SSD1906内部的SRAM。SSD1906的设计充分考虑了省电控制，当显示控制器不工作时，时钟自动关才。而另一方面，减小MCLK的频率，会增加MCU时钟延迟，从而降低屏幕刷新的性能。因此，为了在省电与性能之间达到最优的平衡，MCLK的频率配置必须满足两点：既要有足够高的内存访问频率，以提供较快的刷新率，又要保证MCU的延迟为一个可接受的值。通过配置寄存器REG[04h]，由BCLK得到MCLK时钟。
像素时钟PCLK用于控制LCD面板。PCLK的选择必须与LCD面板的最优帧速率相匹配。帧速率的计算公式为
帧速率=fPCLK/(HT)×(VT)
《SSD1906显示控制器与AT91RM9200的接口技术(第2页)》
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AT91RM9200微控制器提供的系统外设包括：增强的时钟发生器和电源管理控制器；2个具有双PLL的片上晶振，低时钟操作模式以及通过软件实现的电源优化功能；具有4个可编程的外部时钟信号；系统定时器包括定时中断、看门狗和第二计数器；具有报警中断的实时时钟；具有调试单元、两线UART，并且支持调试通信通道；具有8个优先级的高级中断控制器，可独立屏蔽的向量中断源，具有伪中断保护功能；拥有7个外部中断源和1个快速中断源；4个32位的PIO控制器，多达122条可编程的I/O线，每条I/O线具有输入变化中断和漏极开路电容；具有20个通道的外围数据控制器（PDC）。
3硬件设计
3.1SSD1906的总线接口
SSD1906显示控制可与多种MCU相连，具体的连接方式取决于MCU所支持的总线类型。SSD1906支持单时钟输入（CLKI），从而可以由MCU的总线时钟为其提供时钟信号。对于通用#1总线，SSD1906用于与MCU相连的引脚为：
A0——接低电平；
A[17：1]——系统地址总线位17～1；
D[15：0]——系统数据总线输入；
WE0——低8位数据的写使能信号输入；
WE1——高8位数据的写使能信号输入；
CS——片选输入；
M/R——选择读写显示内存或内部寄存器。高为显示内存，低为内部寄存器；
BS——接高电平；
RD/WR——高8位数据的读命令输入；
RD——低8位数据的读命令输入；
WAIT——等待信号输出。可以通过配置，决定该信号为高电平有效或低电平有效；
RESET——复位输入信号。
3．2总线接口分析与实现
AT91RM9200微控制器的总线接口属于通用#1型接口，因而可与SSD1906直接相连。其中，AT91RM9200的A[17：1]、D[15：0]、NWR0、NWR1、NCS2、NWAIT、NRST引脚，可以分别与SSD1906的A[17：1]、D[15：0]、WE0、WE1、CS、WAIT和RESET引脚直接连接。而AT91RM9200的NRD引脚可以使能16位或者8位的读访问，因而可与SSD1906的RD/WR和RD引脚相连，作为高字节和低字节的读使能信号。对于SSD1906的M/R信号，可以由AT91RM9200的A18信号进行控制。SSD1906与AT91RM9200的总线连接如图2所示。
此外，由于SSD1906的CLKI的输入时钟频率最高为66MHz，而其总线时钟频率最高也为66MHz，因SSD1906的总线时钟BCLK可以直接由CLKI提供，其频率比为1：1。另外，AT91RM9200的总线类型为通用#1型，选NWAIT信号为低有效，总线接口为小端模式，所以可以确定SSD1906的配置引脚CF[7：0]为0x0Bh。
4寄存器配置
在寄存器配置方面，包括对MCU的初始化及对SSD1906的初始化和设置。对于AT91RM9200微控制器，首先，必须设置相应的PIO控制寄存器，将有复用的I/O线配置为所需要的功能。其次，考虑到SSD1906的CLKI时钟频率最高为66MHz，因此，需要对AT91RM9200的PMC_PCK0寄存器进行设置，保证PCK0的输出时钟频率不超过66MHz。下面分别介绍SSD1906的主要寄存器配置。
4.1SSD1906的内部时钟设置
SSD1906支持单时钟输入，即所有的时钟信号都可以由CLKI的输入时钟提供。对于SSD1906的总线时钟BCLK，可以通过配置CD[7:6]引脚，对CLKI得到需要的BCLK。这里将CF[7:6]配置为00，即BCLK=CLKI。
内存时钟MCLK用于访问SSD1906内部的SRAM。SSD1906的设计充分考虑了省电控制，当显示控制器不工作时，时钟自动关才。而另一方面，减小MCLK的频率，会增加MCU时钟延迟，从而降低屏幕刷新的性能。因此，为了在省电与性能之间达到最优的平衡，MCLK的频率配置必须满足两点：既要有足够高的内存访问频率，以提供较快的刷新率，又要保证MCU的延迟为一个可接受的值。通过配置寄存器REG[04h]，由BCLK得到MCLK时钟。
像素时钟PCLK用于控制LCD面板。PCLK的选择必须与LCD面板的最优帧速率相匹配。帧速率的计算公式为
帧速率=fPCLK/(HT)×(VT)
《SSD1906显示控制器与AT91RM9200的接口技术(第2页)》
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