相位差可调的双通道信号发生器的设计

时钟的上升／下降沿时间长会增加输出信号的相位误差。
　　
　　(2)频率控制字送到AD9852的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。AD9852有两种更新时钟产生方式，一种由芯片内部自动产生，另一种由外部提供。要使两路输出信号同步，必须使用外部I／O更新时钟，同时必须使参考时钟信号(REFCLK)与外部I／O更新时钟(UPDATECLK)上升沿之间满足图3所示的时序关系。
　　
　　
　　
　　
　　
　　更新时钟的上升沿必须在参考时钟的下降沿0．3ns之后与下一个下降沿1．5ns之前之间(图3中深色区间为有效区域)产生，这样可以使两个AD9852工作在相同的系统时钟(参考时钟乘以一定倍数)下，且它们的系统时钟脉冲数相差不能超过1个脉冲。
　　
　　(3)在第一次传送数据之前必须先使AD9852复位，以保证AD9852的输出相位可知。因为AD9852的相位输出是连续的，所示复位信号可使两个AD9852的相位累加器复位到COS(0)状态。新的数据送到相位累加器时，它们之间的相位关系可以得到保持，也可以通过相位控制字来调节两片AD9852之间的相位差。
　　
　　CPLD(大规模可编程逻辑器件)具有静态可重编程或在线动态重构的特性，使得硬件功能可以像软件一样通过编程来修改，不仅使设计修改变得十分方便，而且大大提高了电子系统的灵活性和通用能力，因此成为当今实现电子系统集成化的重要手段。本文用CPLD实现计算机与两片AD9852的输入接口。CPLD内部电路如图4所示。
　　
　　图4
　　
　　AD9852的接口部分主要由三个锁存器、一个D触发器、三个或门、一个非门组成。图中D10～D17为计算机接口电路的数据总线，用于给AD9852传送数据、地址和控制信号；A10～A12为地址信号，分别用来选通数据锁存器(U1)、地址锁存器(U2)和控制信号锁存器(U3)；WR为锁存器的写控制信号；CLKIN为参考时钟输入，由一个恒温晶振提供，以保证尽可能小的相位抖动。输出信号WR1为第一片AD9852的写控制信号，WR2为另一片AD9852的写控制信号，RESET、UPDATECLK、REFCLK分别为两片AD9852的复位信号、I／O更新时钟信号和参考时钟。其中，D触发器用来实现图2所示的参考时钟与I／O更新时钟之间的时序关系。
　　
　　本文采用直接数字频率合成技术设计了双通道相位关系可调的信号发生器，输出信号频率范围为直流到120MHz，频率分辨率高于0．01μHz，相位调节分辨率为0．22°。两个通道不仅可以输出相同频率的信号，还可以输出不同频率、不同相位、不同幅值的正弦信号。经在石英晶体测试系统中使用表明，本设计达到了设计要求，应用方便灵活。
　　
　　
　　
　

《相位差可调的双通道信号发生器的设计(第2页)》