10G以太网系统中的并行CRC编解码器的设计

32编码时，每个D触发器初始状态为0，从数据端串行输入二进制的信息码。信息码输入结束后，D触发器中锁存的数值就是信息码的基本CRC-32编码。此电路适用于信息码长为任意值的情况。在某些信息系统中以基本CRC产生算法为基础附加了新的规定。例如IEEE802．3协议规定，以太网的FES(帧校验序列)域以CRC-32为基础，并且在编码时首先将信息码的最初4个字节取反码，对目的地址、源地址、长度／类型域、数据域、PAD域求出基本CRC-32码之后再将结果取反，最后的结果才是FCS。同上述过程等价的另一种实现方法是将图1中所有D触发器的初值置1，这样结果不必取反。为使电路设计者验证其FCS编码正确，IEEE802．3还给出了一个样本，即：将序列0xBED723476B8FB3145EFB3559H重复126次，最后得到的FCS值应该为0x94D254ACH。10G以太网是IEEE802．3ae工作组提出的建议。它保持了以前以太网的帧结构，但是线速度达到了10Gbps的量级。为了降低10G以太网接入系统的功耗并达到芯片加工工艺的要求，必须采用并行数据通路。为计算FCS需要研究并行CRC算法。所设计的10G以太网接入系统采用64比特并行数据通路，因此本文主要讨论64比特并行CRC-32的实现方法。本文共介绍三种实现方法，其中矩阵法和代入法是基于组合逻辑的直接实现方法，第三种方法是基于流水线的实现方法。
　　
　　1矩阵法
　　
　　记图1中的32个D触发器的输出从右至左依次为d31，d30，…，d0。信息码元的输入端为i。令D=[d0d1…d31]T表示编码器当前所处的状态，I=[i63i62…i0]表示第1至第64个时钟的信息码元输入，向量Dˊ=[d0ˊd1ˊ，…d31ˊ]T表示编码器的下一个状态，D(64)表示64个时钟之后CRC编码器所处的状态。则设计64位并行CRC逻辑编码器，就是找出函数关系D（64）=f（D，I）。
　　
　　do'=d31+i63
　　
　　d1'=d0+d31+i63
　　
　　d2'=d1+d31+i63
　　
　　d3'=d2
　　
　　…
　　
　　d31'=d30
　　
　　写成行列式，有D'=TD+Si63
　　
　　其中：
　　
　　
　　
　　2个时钟之后编码器的状态为：
　　
　　D''=TD'+Si62=T)TD+Si63)+Si62=T2D+TSi63+Si62
　　
　　依此类推，有：
　　
　　D(64)=T64D+T63Si63+T62Si62+…+TSi1+Si0（2）
　　
　　这里所有矩阵运算和代数运算中的加号的语义都是模2加法。为了。设计64位并行CRC电路，必须计算(2)式中的大规模矩阵乘法T64、T63S等。
　　
　　2代入法
　　
　　矩阵法的优点在于其直观性。但是需要做大规模乘法运算。下面讨论的代入法能够得到与矩阵法相同的结果。同时可以避免大规模矩阵乘法运算。设8比特并行CRC-32电路的初始状态是d31，d30，…，d0，输入是i7，i6，…，j0，输出是z31，Z30，…，z0。利用前面所述的矩阵法，可以得出8比特并行CRC-32编码器的组合逻辑表达式。如表1所示。
　　
　　即：
　　
　　z31=d23+d29+i5;
　　
　　

《10G以太网系统中的并行CRC编解码器的设计(第2页)》