10G以太网系统中的并行CRC编解码器的设计

z30=d22+d31+i7+d28+i4
　　
　　…
　　
　　z0=d24+d30+i6+i0
　　
　　表18位行CRC逻辑表
　　
　　z0d24,d30,i6,i0z1d25,d31,i7,i1,d24,d30,i6,i0z2d26,i2,d25,d31,i7,i1,d24,d30,i6,i0z3d27,i3,d26,i2,d25,d31,i7,i1z4d28,i4,d27,i3,d26,i2,d24,d30,i6,i0z5d29,i5,d28,i4,d27,i3,d25,d31,i7,i1,d24,d30,i6,i0z6d30,i6,d29,i5,d28,i4,d26,i2,d25,d31,i7,i1z7d31,i7,d29,i5,d27,i3,d26,i2,d24,i0z8d0,d28,i4,d27,i3,d25,i1,d24,i0z9d1,d29,i5,d28,i4,d26,i2,d25,i1z10d2,d29,i5,d27,i3,d26,i2,d24,i0z11d3,d28,i4,d27,i3,d25,i1,d24,i0z12d4,d29,i5,d28,i4,d26,i2,d25,i1,d24,d30,i6,i0z13d5,d30,i6,d29,i5,d27,i3,d26,i2,d25,d31,i7,i1z14d6,d31,i7,d30,i6,d28,i4,d27,i3,d26,i2z15d7,d31,i7,d29,i5,d28,i4,d27,i3z16d8,d29,i5,d28,i4,d24,i0z17d9,d30,i6,d29,i5,d25,i1z18d10,d31,i7,d30,i6,d26,i2z19d11,d31,i7,d27,i3z20d12,d28,i4z21d13,d29,i5z22d14,d24,i0z23d15,d25,i1,d24,d30,i6,i0z24d16,d26,i2,d25,d31,i7,i1z25d17,d27,i3,d26,i2z26d18,d28,i4,d27,i3,d24,d30,i6,i0z27d19,d27,i5,d28,i4,d25,d31,i7,i1z28d20,d30,i6,d29,i5,d26,i2z29d21,d31,i7,d30,i6,d27,i3z30d22,d31,i7,d28,i4z31d23,d29,i5
　　下文用"+"表示按位模2和运算，"{，}"表示链接运算。从CRC的(1)式很容易得出以下算法：
　　
　　算法1：已知序列N的CRC-32为A[31：0]，序列B(=[b7，b6，…，b0])的CRC-32码为Y[31：0]。序列A[31：24]的CRC-32为X[31：0]，则延拓序列{N，B}的CRC-32码为{Y[31：24]+X[31：24]+A[23：16]，Y[23：16]+X[23：16]+A[15：8]+A[7：0]，Y[7：0]+X[7：0]}。
　　
　　推论：已知序列N的CRC-32为A[31：0]，序列A[31：24]的CRC-32为X[31：0]，则补0延拓序列{N，O}的CRC-32码为{X[31：24]+A[23：16]+A[15：8]，X[15：8]+A[7：0]，X[7：0]}。
　　
　　利用上述算法构造APPEND模块，其端口A和B分别表示前导序列的CRC和延拓的8比特序列，则其输出端口Z为拓展之后序列的CRC。图2利用APPEND

《10G以太网系统中的并行CRC编解码器的设计(第3页)》