10G以太网系统中的并行CRC编解码器的设计

便用宏信号端口对其进行操作。在对收到的以太网帧进行校验时，没必要先计算不包括FCS域的序列的CRC编码(结果取反)再与FCS域做对比。在编码正确且没有误码的情况下，对整个以太网帧(包括FCS域)进行结果不取反的CRC编码的结果应该为序列0xC704DD7BH。采用这种判别方法，无需在帧的结束前停止计算CRC编码，因而可以大大简化电路设计。
　　
　　5CRC编码器的实现
　　
　　本文提出的各种算法的硬件实现已经通过了FPGA验证，并被应用到具体芯片。使用Xilinx公司的Virtex2系列FPGA中的XC2V1000分别仿真了采用上述代入法和流水线法设计的CRC编码器和解码器，验证了设计方法的正确性。在综合考虑逻辑复杂度、所占用的芯片面积和工艺要求后，最终在所设计的10G以太网接入芯片中，采用了代入法设计的CRC编码器和解码器。
　　
　　10G以太网接入系统中需要采用并行CRC编码器。本文提出了基于组合逻辑的直接实现和基于流水线的实现方法。其中直接实现的方法又分为矩阵法和代入法两种。经过具体推导发现直接实现的编码器可以满足延时要求，因而被本系统所采用。而基于流水线的设计因为其延时较小，可以用于更高速的场合。本文提出的三种并行化设计方法已经通过了硬件验证。这些设计思想同样适用于其他线性移位寄存器，如扰码器的设计。
　　
　　
　　
　

《10G以太网系统中的并行CRC编解码器的设计(第5页)》