高速数字串行加法器及其应用

等偶数时都存在这样的问题。图３为Ｎ＝３时加法器的布局布线示意图。由于专用的进位链布线资源仅存在于纵向的两个ｓｌｉｃｅ之间，所以在实现３ｂｉｔ加法器时，使用纵向相邻的两个ｓｌｉｃｅ。
　　
　　加法器的关键路径在进位链上，其延时为：
　　
　　ＴＣＫＯ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋ＴＢＸＣＹ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋ＴＣＫＣＹ
　　
　　＝１．０＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋０．５４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ＋１．３
　　
　　＝２．８４＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ＋Ｔ＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ
　　
　　式中，ＴＣＫＯ为ＤＦＦ的ＣＬＫ到ＸＱ／ＹＱ的延时，
　　
　　
　　
　　ＴＢＸＣＹ为ＢＸ到ＣＯＵＴ的延时，ＴＣＫＣＹ为ＣＩＮ到ＤＦＦ的建立时间。这些延时的数值可以从手册获得。连线延时包括＄Ｎｅｔ＿Ｃａｒｒｙ＿ｒｅｇ和＄Ｎｅｔ＿Ｃａｒｒｙ＿ｏｕｔ的延时。前者是进位链，延时为０;后者为普通连线，延时约为０．４７ｎｓ。因此，总延时约为３．３１ｎｓ，即工作频率约为３００ＭＨｚ。
　　
　　为了减小延时、提高工作频率，使用ＦＰＧＡＥｄｉｔｏｒ对布局布线进行精确控制，并把加法器做成硬宏，有利于保证多次实例化时的性能。现将使用宏完成的设计和使用ＨＤＬ语言完成的设计在工作频率上做一个比较。使用Ｖｉｒｔｅｘ５０Ｅ－６ｐｑ２４０器件、ｘｓｔ综合器时，用宏完成的３ｂｉｔ数字串行加法器的最高工作频率为３００ＭＨｚ，而用ＨＤＬ完成的相同设计的最高工作频率只有１８６ＭＨｚ。这是由于设计用ＨＤＬ输入时，布局布线工具用了３个ｓｌｉｃｅ，第一个ｓｌｉｃｅ完成２ｂｉｔ全加器，第二个ｓｌｉｃｅ完成１ｂｉｔ全加器，第三个ｓｌｉｃｅ只用了内部的一个触发器来存储进位，第一、二个ｓｌｉｃｅ之间用进位链连接，延时为０，但是第二、三个ｓｌｉｃｅ之间只能使用普通连线，而且第三个ｓｌｉｃｅ的输入ＣＩＮ到触发器的建立时间较大，因而影响了串行加法器的运行速度。
　　
　　３数字串行加法器的应用
　　
　　数字串行加法器可以代替传统加法器用在滤波器、乘法器、累加器等电路的设计中，能大大减小资源占用。下面以在ＣＤＭＡ／ＷＣＤＭＡ系统中广泛应用的匹配滤波器为例说明数字串行加法器的应用。
　　
　　匹配滤波器是一种无源相关技术，它可以快速实现相关器的功能。匹配滤波器的冲激响应为：
　　
　　h(ｔ)＝ｓ(Ｔ－ｔ)(０≤ｔ≤Ｔ)
　　
　　设ｓ(ｔ)为输入波形，则其输出波形为:
　　
　　
　　
　　可知滤波输出Ｒ(ｔ－Ｔ)是输入信号的自相关函数。
　　
　　在ＣＤＭＡ、ＷＣＤＭＡ等系统中，匹配滤波使用本地码系列来匹配输入到接收机的采样数据。在滤波器中，本地码序列与接收数据进行相乘、求和操作，得到相关值，相关值越大说明相关程度越高。其工作过程如图４所示。匹配滤波器可以使用移位寄存器和加法器来实现，结构如图５所示，其中，滤波器的系数因子ｈ(ｎ)为本地码序列，输入ｘ(ｎ)为接收数据，数据每移位一次，滤波器计算一次输出结果。当移动到两个序列相位对齐时，就产生一个相关峰值输出。
　　
　　系统对匹配滤波的设计要求是：匹配长度为２５６，输入四路数据，每一路经过７ｂｉｔ量化、速率为７．６８ＭＨｚ，即滤波器的处理速度为４×７．６８＝３０．７２ＭＨｚ。对于这样一个匹配滤波器，有很多种实现方法，例如在

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