高速数字串行加法器及其应用

高速率下可以通过旋转数据／旋转本地码序列或者通过动态、静态数据互换来简化设计。这些方法都用到一个比较大型的加法树，如果用一般加法器实现，将占用大量的资源，因此有必要加以改进。
　　
　　设计中用到的加法树有２５６个７ｂｉｔ输入，计算结果为１５ｂｉｔ。采用一般加法器实现的结构如图６(ａ)所示，在ＶｉｒｔｅｘＥ中约占１１００个ｓｌｉｃｅ，资源消耗过大。为了减小资源消耗、提高设计密度，使用上述３ｂｉｔ数字串行加法器对加法树进行改进，改进后的结构如图６(ｂ)所示。由于减小了加法器的运算宽度，大大降低了使用的逻辑资源，整个加法树大约只用５１２个ｓｌｉｃｅ。
　　
　　使用数字串行加法树完成加法运算需要的时钟周期与加法器的位宽有关，增加加法器的位宽可以减小运算需要的时钟周期、提高滤波器的数据吞吐量，但是也增加了硬件资源的消耗。所以在处理能力满足的条件下，应该选择比较小的位宽。列出了用不同位宽的数字串行加法器实现的加法树的工作频率和占用资源，选用器件为ＸＣＶ２００Ｅ－６ＢＧ３５２，综合工具为ＸＳＴ。
　　
　　对于本设计，如果使用１ｂｉｔ的数字串行加法器，数据经过加法树之后从７ｂｉｔ扩展成１５ｂｉｔ，所以数据完全输出需要１５个时钟周期。根据这些要求，为了使得滤波器达到３０．７２ＭＨｚ的处理速度，１ｂｉｔ的串行加法器必须工作在１５×３０．７２＝４６０．８ＭＨｚ。如果使用３ｂｉｔ串行加法器，数据完全输出需要１５／３个时钟周期，即加法器的工作频率应为５×３０．７２＝１５３．６ＭＨｚ。３ｂｉｔ的数字串行加法树可以满足设计要求，而资源占用是一般加法树的５０％。
　　
　　
　　
　

《高速数字串行加法器及其应用(第3页)》