DDR SDRAM控制器的FPGA实现

ＥＡ命令和列片选地址。接下来，ｄｄｒ＿ｄｑ和ｄｄｒ＿ｄｑｓ被设置成双倍速率模式。
　　
　　图3读写数据流框图
　　
　　１．４ＤＬＬ模块
　　
　　图５示出了给ＦＰＧＡ以及ＤＤＲＳＤＲＡＭ提供时钟信号的两个ＤＬＬ模块的结构图。第一个ＤＬＬ模块，即ＤＬＬ＿ＥＸＴ给ＤＤＲＳＤＲＡＭ提供ｄｄｒ＿ｃｌｋ及ｄｄｒ＿ｃｌｋｂ两个时钟信号，并且接收ｄｄｒ＿ｃｌｋ的反馈。第二个ＤＬＬ模块，即ＤＬＬ＿ＩＮＴ给ＦＰＧＡ提供两个内部时钟信号ｆｐｇａ＿ｃｌｋ和ｆｐｇａ＿ｃｌｋ２ｘ，它的反馈信号来自ｆｐｇａ＿ｃｌｋ。两个ＤＬＬ有着相同的时钟输入，但是不同的反馈信号保证了输入时钟和ＦＰＧＡ时钟以及ＤＤＲＳＤＲＡＭ时钟之间的零延迟。
　　
　　图4典型的写操作波形图
　　
　　２实现
　　
　　本设计选用ＸＩＬＩＮＸ公司的Ｖｉｅｔｅｘ－Ｅ系列ＦＰＧＡ来实现，因为这个系列内嵌的ＤＬＬ模块和可选择输入输出.
　　
　　图5两个DLL模块结构图
　　
　　结构的特点能极大地方便设计。仿真结果显示，在１３３ＭＨｚ的主频下，最高能获得１．６ＧＢ／ｓ的速率。
　　
　　
　　
　　
　　本文给出了基于ＦＰＧＡ的ＤＤＲＳＤＲＡＭ控制器的设计。从仿真中可以看出，这种结构的ＤＤＲ控制器有着很高的性能，因此将得到广泛的应用

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