CPLD在多路高速同步数据采集系统中的应用

%) 6/16(37%) 29/36(80%) E:LC65-LC80 16/16(100%) 0/10(0%) 0/16(0%) 23/36(63%) F:LC81-LC9 16/16(100%) 10/10(100%) 16/16(100%) 31/36(86%) G:LC97-LC112 15/16(93%) 9/10(90%) 5/16(31%) 28/36(77%) H:LC113-LC128 16/16（100%） 8/10(80%) 6/16(37%) 29/36(80%) 使用的专用输入引脚 1/14（25%） 使用的I/O引脚 62/80（77%） 使用的逻辑单元 118/128（92%） 使用的共计扩展项 52/128（0%） … …

最后，通过EPM7128STC100-10(40MHz)的JTAG口，在MAX+PLUSII 10.0环境下，下载到器件中，在TMS320C32（40MHz）和MC68332（16.78MHz）两种CPU构成的数据采集系统中得到了验证。由于A/D转换控制器与处理器采用并行接口，极大地减轻了CPU的负荷，解决了CPU的I/O资源严重不足的矛盾，提高了硬件电路的集成性、可靠性及保密性，可以很方便地移植到多种处理器，具有一定的实用性。

状态机模块的时序电路VHDL设计程序见网站(http://fanwen.oyaya.net收集整理)。

《CPLD在多路高速同步数据采集系统中的应用(第3页)》