高速PCB设计中的时序分析及仿真策略

和时钟信号在芯片内部或传输线上产生的延时，在下面的箭头线路表示从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时，在上面的箭头线路表示接收时钟ＣＬＫＡ的总延时。从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时为：

ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ

接收时钟ＣＬＫＡ下一个周期的总延时为：

ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＹＣＬＥ＋ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ

要满足数据的建立时间则必须有：

ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０

展开并考虑时钟的抖动Ｔｊｉｔｔｅｒ等因素整理后得到：

ＴＣＹＣＬＥ＋(ＴＣＯ＿ＣＬＫＡ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＢ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ)－ＴＣＯ＿ＤＡＴＡ＿ＭＡＸ－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｊｉｔｔｅｒ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０    （１）

式（１）中ＴＣＹＣＬＥ为时钟的一个时钟周期；第一个括号内是时钟芯片ＣＬＯＣＫ ＢＵＦＦＥＲ输出时钟ＣＬＫＡ、ＣＬＫＢ之间的最大相位差，即手册上称的ｏｕｔｐｕｔ－ｏｕｔｐｕｔ ｓｋｅｗ；第二个括号内则是ＣＬＯＣＫ ＢＵＦＦＥＲ芯片输出的两个时钟ＣＬＫＡ、ＣＬＫＢ分别到达ＲＥＣＥＩＶＥＲ和ＤＲＩＶＥＲ的最大延时差。式（１）中ＴＣＯ＿ＤＡＴＡ是指在一定的测试负载和测试条件下，从时钟触发开始到数据出现在输出端口并到达测试电压Ｖｍｅａｓ（或ＶＲＥＦ）阈值的时间间隔，ＴＣＯ＿ＤＡＴＡ的大小与芯片内部逻辑延时、缓冲器ＯＵＴＰＵＴ ＢＵＦＦＥＲ特性、输出负载情况都有直接关系，ＴＣＯ可在芯片数据手册中查得。

由公式（１）可知，可调部分实际只有两项：Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ。单从满足建立时间而言，Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ应尽可能大，而Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ和Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ则要尽可能小。实质上，就是要求接收时钟来得晚一点，数据来得早一点。

    １．２ 数据保持时间的时序分析

为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间。在公共时钟总线中，接收端缓冲器利用第二个时钟边沿锁存数据，同时在驱动端把下一个数据锁存到数据发送端。因此为了满足接收端保持时间，必须保证有效数据在下一个数据信号到达之前锁存到接收端触发器中，这就要求接收时钟ＣＬＫＡ的延时要小于接收数据信号的延时。由图１中的时序关系图中，可以得到时钟ＣＬＫＡ的延时：

ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ

而数据延时：

ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ

若要满足数据的保持时间，则必须有：

ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ＞０

展开、整理并考虑时钟抖动Ｔｊｉｔｔｅｒ等因素，可得如下关系：

(ＴＣＯ＿ＣＬＫＢ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＡ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＢ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＡ＿ＭＡＸ)＋ＴＣＯ＿ＤＡＴＡ＿ＭＩＮ＋Ｔｆｌｔ＿ＤＡＴＡ＿ＳＷＩＴＣＨ＿ＤＥＬＡＹ＿ＭＩＮ－Ｔｈｏｌｄ－Ｔｍａｒｇｉｎ－Ｔｊｉｔｔｅｒ＞０?２?

式（２）中，第一个括号内仍然是时钟芯片ＣＬＯＣＫ ＢＵＦＦ

《高速PCB设计中的时序分析及仿真策略(第2页)》