高速PCB设计中的时序分析及仿真策略

信电路中很常见的ＴＢＩ接口为例介绍源同步时序分析及仿真过程。ＴＢＩ接口主要包括发送时钟和１０ｂｉｔ的发送数据、两个接收时钟和１０ｂｉｔ接收数据。ＲＢＣ０、ＲＢＣ１为两个接收时钟，在千兆以太网中，这两个时钟频率为６２．５ＭＨｚ，相差为１８０°，两个时钟的上升沿轮流用于锁存数据。根据数据手册的时序参数，代入上式可得：

２．５＋?Ｔｆｌｔ＿ｃｌｋ ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ?－１－Ｔｍａｒｇｉｎ＞０

１．５＋?Ｔｆｌｔ＿ｄａｔａ＿＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ ＿ｍａｘ?－０．５－Ｔｍａｒｇｉｎ＞０

仿照前述分析方法：假设时钟、数据信号线的飞行时间严格相等，即时钟和数据完全匹配，然后分析它们不匹配带来的影响。上式变为?

１．５－Ｔｍａｒｇｉｎ＞０

１－Ｔｍａｒｇｉｎ＞０

可见，无论是建立时间还是保持时间都有很大的余量。经过仿真，发现数据和时钟完全匹配等长（以０．０２ｎｓ匹配为例），仍有０．３ｎｓ的差别，即，

?Ｔｆｌｔ＿ｃｌｋ＿ｍｉｎ－Ｔｆｌｔ＿ｄａｔａ＿ｓｅｔｔｌｅ＿ｄｅｌａｙ＿ｍａｘ?＜０．３

?Ｔｆｌｔ＿ｄａｔａ＿ｓｗｉｔｃｈ＿ｄｅｌａｙ ｍｉｎ－Ｔｆｌｔ＿ｃｌｋ＿ｍａｘ?＜０．３

取Ｔｍａｒｇｉｎ＝０．５ｎｓ得到时钟和数据的匹配为０．２ｎｓ，即数据和时钟的长度匹配不应超过０．２ｎｓ。

在实际仿真中首先就时钟和数据的信号完整性进行分析仿真，通过适当的端接匹配得到较好的接收波形。图３是一组无源端匹配和有源端匹配时钟线的不同仿真波形比较，从中可以看出首先进行信号完整性仿真的必要性。

在公共时钟同步中，数据的发送和接收必须在一个时钟周期内完成。同时器件的延时和ＰＣＢ走线的延迟也限制了公共时钟总线的最高理论工作频率。故公共时钟同步一般用于低于２００ＭＨｚ～３００ＭＨｚ的传输速率，高于这个速率的传输，一般应引入源同步技术。源同步技术工作在相对的时钟系统下，采用数据和时钟并行传输，传输速率主要由数据和时钟信号间的时差决定，这样可以使系统达到更高的传输速率。笔者通过对宽带以太网交换机主机和子卡板进行信号完整性分析、时序分析及其仿真，大大缩短了产品的设计周期，通过分析仿真有效地解决了高速设计中出现的信号完整性、时序等方面的问题，充分保证了设计的质量和设计速度，真正做到了ＰＣＢ板的一次通过。主板和子卡板目前已经通过调试，并顺利转产。

《高速PCB设计中的时序分析及仿真策略(第4页)》