一种可编程的全数字锁相环路的实现
entity count_zj is
port(clkl，j，Kd，Kc，Kb，Ka，en：in std_logic；
INC，DEC：out std_logic)；
End count_zj；
architecture behave Of eonnt_zj is
signal cq，k，mo
，k2，mo2，cql：std_logic_vector(16 downto 0)；
signal caol，cao2，caoll，cao22，caolll，cao222：std_logic；
signal instruction，aa，q1，q2：std_lOgic_vector(3 downto 0)；
begin
instruction<=Kd & Kc & Kb & Ka；
aa<=instruction+1；
with instruction select
mo<＝“00000000000000111”when“0001”，
“0000000000000t111”when“0010”，
“000(0)0(000~11111”when“0011”，
“00000000000111111”when“0100”，
“00000000001111111”when“0101”，
“00000000011111111”when“0110”，
“00000000111111111”when“0111”，
“00000001111111111”when“1000”，
“00000011111111111”when“1001”，
“00000111111111111”when“1010”，
“00001111111111111”when“1011”，
“00011111111111111”when“1100”，
“00111111111111111”when“1101”，
“01111111111111111”when“1110”，
“11111111111111111”when“1111”，
“00000000000000111”when others；
with aa select
m02<＝“00000000000000111”when“0001”，
“00000000000001111”when“0010”，
“00000000000011111”when“0011”，
“00000000000111111”when“0100”，
“
《一种可编程的全数字锁相环路的实现(第2页)》
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