一种可编程的全数字锁相环路的实现

式中，Φe为相位差，Ke为其系数。

加／减脉冲控制器I／D的输出频率为：

fI/Dout＝Nf0+(KeΦeMf0)／(2K)(Hz)     (2)

经模N计数器分频后，锁相环路的输出信号OUT64的频率为：

fouT64=f0+(KeΦeMf0)／(2KN)(Hz)    (3)

由于锁定的极限范围为KeΦe＝±1，所以从公式(3)可以得到环路的捕捉带：

△fmax＝(ffouT64)max-f0＝Mf0(2KN)(Hz)     (4)

上式表明，M和N确定后，变化可逆计数器Q的模K可以改变环路的捕捉带。

环路处于锁定状态时，环路输出频率fouT64必定和输入信号的频率fIN64相等，但同时存在一个稳态相位误差。由式(3)可得：

Φe(∞)＝2KN(fIN64-f0)／(KeMf0)     (5)

值得注意的是，即使环路在锁定状态下，如果K值取得太小，则可逆计数器因频繁的循环计数会产生进位或借位脉冲，从而导致了相位抖动，增加了同步误差。为了减少这种相位抖动，K值必须大于M／4。但K值取得太大会延长环路锁定时间和减小捕捉带，因此选择一个适当的K值相当重要。

图4

2 全数字锁相环仿真验证与分析

2．1 锁定时间

变模可逆计数器的模数K对DPLL的锁定时间起着关键的作用。图3为K=2 6时DPLL的输出仿真波形。环路达到锁定状态的仿真时间为371．3μs，而K=2 8时环路达到锁定状态的仿真时间为1．54ms。由此可见，模K越大，环路进入锁定状态的时间越长。

2．2 捕捉带

根据公式(4)可以得到这样的结论：模数K越大，捕捉带就越小。在本设计中，模数K的变化范围是2 6～2 16，相应捕捉带的范围是32kHz～85．3kHz。

2．3 同步带

在本设计中，中心频率为64kHz。将输入信号频率偏移该中心频率，恰能使DPLL锁定的频率范围为同步带。经过测试，同步带范围是63．82kHz～64．1kHz。图4显示的是DPLL在同步带上边界时的锁定波形。

    2．4 DPLL系统仿真结果

DPLL的系统仿真结果如图5所示。图中所显示的OUTl6、OUT56、OUT64输出信号符合设计要求。

DPLL设计的关键技术集中在数字环路滤波器和数控振荡器上。数字环路滤波器可以看成模数K可预置的可逆计数器，这个可逆计数器与其它计数器最大的区别是“加”与“减”的计数值能够相互抵消，因为只有这样才能保证可逆计数器“加”和“减”的周期相同时，其输出端不会产生进位或借位脉冲。另外，模数K的选择非常重要，要综合考虑捕捉时间和同步误差相矛盾的问题。在数控振荡器的设计中，要注意输入的进位和借位脉冲信号周期不能太小，否则就不能对数控振荡器起作用，必须扩大输入的进位和借位脉冲信号的时钟周期。本设计是将其扩大了16倍。