与图像编码器相连的具有画面分割功能的模块设计

8位数字视频输出信号直接与缓冲存贮器的8位数据输入信号相连，相关的时钟和场行同步信号和各路的缓冲存储芯片的写控制信号线相连，这样来自每一路视频解码芯片的视频数据被完全写入相应的缓冲存贮器。而且此时解码芯片实现了画面的缩放功能，导致产生的行同步信号为非标准行同步信号，所以在可编程逻辑器件中用时序逻辑电路来产生标准的行同步信号 ，供后端的编码模块使用。

    2．2 缓冲存储模块（FIFO）

    缓冲存储器，用于保存来自视频解码芯片的经缩小或放大后的一场视频数据。可采用双端口的先进先出（FIFO）存储器作缓冲存储器，通过视频解码芯片的行场同步信号对FIFO的写入允许和写复位指针进行控制，实现写入画面缩小后的数字图像数据。同时通过存储控制电路对几个FIFO的读出允许和读复位指针进行控制，实现各缓冲存贮器的输出数字视频数据以总线方式分时输出，从而实现了画面的拼接。而且各独立缓冲存贮器中的数据读取时钟可采用第一路视频解码芯片的时钟，也就是读取各个独立缓冲存贮器的数据的时钟是一样的，保证了各路数据的同步读出，形成正确的画面分割后的视频数据流。缓冲存储器可采用高速存储器集

成电路(如SDRAM、FIFO、双口RAM、场缓冲存储器)，但采用FIFO型场缓 ，有较简单的控制电路。

    2．3 逻辑控制模块

    逻辑控制模块由可编程逻辑器件实现，它是整个画面分割模块核心部位。它利用来自各视频解码电路的同步信号和时钟信号，并根据画面分割要求，用时序逻辑电路产生各缓冲存储器进行读写允许和读指针复位控制信号，保证各路的8位数字视频数据在总线上的分时输出，时钟信号和用时序逻辑电路产生的行场同步信号供图像编码模块中的编码芯片的时钟信号和行场同步信号使用，从而形成合成的CCIR601或CCIR656格式的数据流，即满足图像编码模块的接口要求，完成图像的分屏拼接。存储控制电路可用一片可编程逻辑电路(如CPLD、FPGA)。编程逻辑设计主要包括3大模块：数字视频流的写入缓冲存储器的控制模块，分割模式和视频通路选择的模块，从各缓冲存储器读出的数字视频数据在总线上分时输出的控制模块。编程语言可用VHDL语言。如果可编程逻辑器件容量许可的话，可以实现更多画面的合成，或者通过几个可编程逻辑器件来实现。若选用FPGA ，由于其内部延时并不能很好的控制，尤其在占用资源较大的时候。所以在选用芯片的时候，尽量选择容量较大的芯片，尽可能地减少内部线路延时，以避免时序上的混乱。

    3, 结束语

    随着时代的发展，尤其是在刚刚步入21世纪的今天，图像监控一直是人们关注的热点应用技术。我们研制开发的图像分割器将图像分割电路与数字图像压缩编码电路有机地结合起来，既降低成本又提高图像质量。实践证明本新产品在广泛应用的电力安防，保安，生产管理，银行等场合中得到很好的图像效果。

《与图像编码器相连的具有画面分割功能的模块设计(第2页)》