基于TMS320C6701控制多片AD9852的接口电路的设计

MAX9371芯片，此芯片把输入的单端LVTTL电平时钟转化成差分LVPECL电平时钟后，再分别输入给三片AD9852芯片。为了使输入到每个AD9852的参考时钟信号的延迟时间保持一致，需要采用蛇形差分对的走线方法精心布线，使参考时钟PCB走线距离相同。本系统AD9852的参考时钟之所以采用差分输入模式，是因为它不仅可以抑制时钟信号上的共模噪声，而且它还具有最小的率和更短的上升和下降时间（小于1ns）。

3.2 更新时钟信号

在对AD9852进行控制编程时，写入AD9852的数据首先被缓存在内部的I/O缓冲寄存器中，不会影响到AD9852的工作状态；只有当AD9852的更新时钟信号的上升沿到来时，触发I/O缓冲寄存器把数据传送给内部控制寄存器以后才改变AD9852的工作状态。更新时钟信号的产生有两种方式，一种是由AD9852芯片内部自动地产生，用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时AD9852 I/O UD引脚为输入引脚，由外部控制器提供信号。

在同时定改三片AD9852内部的频率和相痊控制寄存器的过程中，为了防止因数据建立和保持时间的原因而出现编程信息传输错乱，使AD9852的输出信号失去同步，本系统使用由EPLD提供的同一个外部更新时钟信号。若使用AD9852内部更新模式，尽管可以简化系统设计，但因为AD9852内部时钟频率较高，会受到AD8952接口速率的限制，使AD9852的控制时序不易控制。对外部更新时钟信号的PCB布线同参考时钟的要求一样，必须使它的上升沿同时到达每片AD9852.

3.3 复位信号

该系统三片AD9852使用同一个复位信号，它在系统上电后和发送控制数据之间由EPLD产生，对AD9852的所有寄存器进行初始化，使相位累加器的状态被设置为初始零 相位，使三片AD9852输出信号相位同步有个参考起始点；它也可以控制AD9852内部的14位相位调整控制寄存器，根据实际需要使它们输出的模拟信号之间保持一定相位差，它调整相位的精度可达到0.022°。

3.4 参考时钟信号倍频

输出频率较低的温补晶振性价比较高，当使用它产生参考时钟信号时，需要使用AD9852片内参考时钟倍频器的锁相环电路，实现4～20倍频后才成为系统时钟信号，这使多片AD9852芯片同步工作的问题变得复杂了，这是因为AD9852内部的锁相环工作有两个状态；锁定状态和获得锁定状态。在锁定状态，系统时钟信号和输入的参考时钟信号可以保持同步。但当给AD9852发送控制指令时，其参考时钟倍频器工作后的一小段时间内，锁相环不能立刻锁定，它工作在获得锁定状态，此时传送到AD9852的相位累加器的系统时钟周期个数是不可控的，直接导致三片AD9852输出的信号之间相位不能同步，因此一定要等待锁相环工作在锁定状态以后，再更新AD9852内部频率或相位等控制字。AD9852片内锁相环锁定典型时间约为400μs，由于每个AD9852的锁定时间不尽相同，建议至少留出1ms时间给锁相环锁定。

    3.5 数据总线和地址总线信号

TMS320C6701的数据总线和地址总线需要同时与EPLD和三片AD9852相连接，为了提高总线的驱动能力，DSP输出的总线需要通过TI公司的SN74LVTH162245芯片进行驱动后才能与这些异步接口的器件相连接。但是，这样直接加上驱动的数字总线和地址部被三片AD9852分时复位会带来另一个潜在的问题，即复用的总线给多片AD9852之间提供了一个互相耦合电气通道，使它们的模拟输出信号之间的隔离度可能达不到60dB的系统指标要求，故需要进一步改进。本系统采用的方法是使被复用的TMS320C6701总线上的每一路信号首先驱动SN74LVTH162245上的四个输入端，这样就可以从它的输出端得到四个被相互隔离的四路相同信号，然后再各自加端接匹配电阻，对每路信号进行匹配后再接到各自的终端。这样不仅解决了信号隔离问题，还很好地解决了一路信号线因驱动多路终端所引起的传输阻抗不匹配的问题。

4 AD9852的操作控制时序

（1）给系统上电，DSP控制EPLD产生复位信号RESET，此信号需要至少保持10个参考时钟周期的高电平；

（2）依次给每个AD9852发送控制字，使每个AD9852工

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