基于PCI总线的雷达视频采集方案

送下来的模拟视频信号采样量化，经过量程归并后，相对于主脉冲对齐，然后加入帧头信息，通过DMA传输给驱动程序。数据采集卡的功能结构如图4所示。

图5

    数据采集卡共有七个主要模块：PCI总线控制模块采用通用芯片PCI9080桥接本地总线和PCI总线；本地总线控制模块CM负责卡内控

制信号和状态信号的交互；SYN为外部方位码和主脉冲的同步模块，它根据主脉冲产生AD的采样时钟和量程归并时钟；AD采用TLC5540对雷达视频信号进行采样量化；MERGE模块为量程归并模块；PACK模块将由SYN和MERGE模块送来的方位码和视频数据打包成帧，并排队送入FIFO；FIFO模块将帧结构的雷达数据通过DMA传给驱动程序。在硬件的实现上采用了可编程器件CPLD。

2．3 用CPLD实现双FIFO控制

采集卡中数字化雷达视频信号在推入FIFO之前要经过打包成帧的处理，这个处理过程通过一片EPM7128SLC84—10实现。其内部的控制逻辑如图5所示。

图6

    图3中，数据帧的帧头包含方位信息和数据量以及量程信息，这一部分的处理在图5的head模块中实现；视频量化深度为8位，并行推入FIFO为16位，这就需要将数据移位合并，这个过程在body模块中通过两个8位D触发器阵列实现；在主脉冲前沿需要将帧头信息插入，这个逻辑控制通过clk模块中的一个状态机实现。状态机的转移图如图6所示。

图7

    状态机的时钟为数据推入时钟d_merge_clk，状态转移通过主脉冲mainpulse_syn和帧数据时钟d_pack_clk控制，其中d_pack_clk通过d_merge_clk二分频得到。通过mainpulse的上升沿判断进入新的一帧数据，通过d_pack_clk的前两个时钟周期(head_sel＝1，2)插入帧头。状态机的逻辑仿真如图7所示。

    对于双FIFO的乒乓操作，也是通过一个状态机实现的。状态机转移图如图8所示。

状态机的时钟为d_merge_clk，通过主脉冲main—pulse_syn控制状态转移，对FIFO1和FIFO2进行轮询操作。状态机的逻辑仿真如图9所示。

图9

    本文论证了雷达视频实时数据采集的实用性和可行性，并提出了一套切实可行的方案，对方案中的关键点作了必要的阐述。此项技术的推广，无疑将提高雷达视频终端的兼容性、可移植性和通用性。

《基于PCI总线的雷达视频采集方案(第2页)》