基于FPGA的总线型LVDS通信系统设计
给出。其中,ZDIF为差分线对的差分阻抗,εR为印制板介电常数,δ为信号层到电源层的厚度,b为导线宽度。本电路选用的线距及线宽均为0.18mm。
③考虑到阻抗不匹配引起的信号反射和导线的电导效应,要求XCV50E芯片的差分引脚尽可能地靠近子卡的边缘连接器(≤1.52cm),并给每个差分引脚串联一个20Ω的贴片电阻。
④电源方面:Virtex芯片上电时要求有大于500mA的驱动电流,同时,由于多个输出引脚的电位快速变化,要求每对电源和地引脚都要良好旁路。
4 结论
当使用40MHz的外部时钟时,BLVDS总线上的传输速率为120Mb/s,成功实现了多个通信子卡间的高速数据通信。现在,我们正将该通信系统移植到我单位与胜利油田联合研制的SL-6000型高分辨率综合测井系统上。
《基于FPGA的总线型LVDS通信系统设计(第3页)》