ISP技术在高速数据采集模块中的应

输入输出单元（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｃｅｌｌ）中的输入、输出或双向信号与具体的Ｉ／Ｏ引脚相连接,可以构成输入、输出、三态输出的Ｉ／Ｏ口。

巨块是ＧＬＢ及其对应的ＯＲＰ、ＩＯＣ的总称。Ｉｓ-ｐＬＳＩ２０３２中有两个巨块,通常分布在全局布线区的两侧。每个巨块均包含ＧＬＢ、Ｉ／Ｏ口和专用输入端,其中专用输入端不经锁存器即可直接输入。它们均可在软件

２．２ ｉｓｐＬＳＩ２０３２的工作过程

外部信号一般通过Ｉ／Ｏ单元引导全局布线区，全局布线区主要完成任意Ｉ／Ｏ端到任意ＧＬＢ的互连、任意ＧＬＢ间的互连以及各输入Ｉ／Ｏ信号到输出布线区的连接。器件的所有功能均可由一个ＧＬＢ或多个ＧＬＢ级联完成。在设计中，笔者使用的是ｉｓｐＬＥＶＥＲ软件，它包含有Ｌａｔｔｉｃｅ编译器、顶层项目管理器、设计输入编辑器等?同时还包括Ｌａｔｔｉｃｅ门级功能和实时仿真器，因而能够对原理图、ＶＨＤＬ或Ａｂｅｌ－ＨＤＬ语言进行仿真?其设计流程如图３所示。

３　ｉｓｐＬＳＩ２０３２在系统中的应用

３．１ 硬件选择

ｉｓｐＬＳＩ器件可分为５大系列，它们的密度、速度以及寄存器数目各不相同。而ｉｓｐＬＳＩ２０３２速度高达１５４ＭＨｚ，是同行业中速度最高的ＣＰＬＤ器件，通过其在系统可编程（ＩＳＰ）功能可在印刷电路板上对逻辑器件进行编程或改写。ｉｓｐＬＳＩ２０３２的内部电路总体框图如图４所示。

其中ＬＯＧＩＣ９是地址发生电路的逻辑控制部分，ＣＯＵＮ１１是地址发生电路部分，ＧＬＦ２是地址锁存部分。地址发生电路与地址锁存电路是实现Ａ／Ｄ转换后数据存储的关键部件，它可向存储器ＳＲＡＭ６２６４提供写入操作的顺序地址和读出操作的实时地址，同时可提供地址计数器的清零信号和两片数据锁存器的方向控制信号。

３．１ 程序设计

在应用ＩｓｐＬＳＩ２０３２进行系统设计时，可采用原理图和ＶＨＤＬ混合输入的方法。地址产生电路中ＣＯＵＮ１１可由两个４位同步二进制计数器级联构成。地址发生电路的逻辑控制部分ＬＯＧＩＣ９、地址锁存部分的逻辑控制部分和地址锁存部分ＧＬＦ２可由ＶＨＤＬ语言来进行设计，下面给出ＧＬＦ２的程序设计代码：

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｅｎｔｉｔｙ ｇｌｆ２ ｉｓ

ｐｏｒｔ(ａ０,ａ１,ａ２,ａ３,ａ４,ａ５,ａ６,ａ７: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｂ０,ｂ１,ｂ２,ｂ３,ｂ４,ｂ５,ｂ６,ｂ７: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｏｃ１,ｃ,ｏｃ２: ｉｎ ｓｔｄ＿ｌｏｇｉｃ;

Ｑ０,Ｑ１,Ｑ２,Ｑ３,Ｑ４,Ｑ５,Ｑ６,Ｑ７:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ ｇｌｆ２；

ａｒｃｈｉｔｅｃｔｕｒｅ ｅｘａｍ ｏｆ ｇｌｆ２ ｉｓ

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ（ｏｃ１，ｃ，ｏｃ２）

ｂｅｇｉｎ

ｉｆ（ｏｃ１＝‘０＇ ａｎｄ ｃ＝‘１＇ ａｎｄ ｏｃ２＝‘１＇） ｔｈｅｎ

Ｑ０＜＝ａ０；Ｑ１＜＝ａ１；Ｑ２＜＝ａ２；Ｑ３＜＝ａ３；Ｑ４＜＝ａ４；Ｑ５＜＝ａ５；Ｑ６＜＝ａ６；Ｑ７＜＝ａ７；

ｅｌｓｉｆ（ｏｃ１＝‘１＇ ａｎｄ