基于FPGA的电子稳像平台的研究

据在帧存中的写入与读出的同步。由于采用SRAM作为帧存体，有效像素的写入与后续视频接口的读出不能在一个帧存体中同时进行，系统采用双帧存轮流操作的方法，系统采用双帧存轮流操作的方法：当数字化后的图像信息写入其中的一个帧存时，帧存控制器将另一个帧存中的像素顺序读出，送到显示设备，反之亦然。

1.4 视频图像的放大变换

应用栅格理论几何变换处理过程可以按下面方式进行描述：给定一个定义于点阵Λ1上已采样信号，需要产生一个定义于另一个点阵Λ2上的信号。如果，Λ1中的每一个点也在Λ2中，那么此问题是上转换（或内插）问题，可以先将那些在Λ2中而不在Λ1中的点添零（即零填充），然后用一个作用于Λ2上的内插滤波器估计这些点的值；若Λ1）Λ2，即为下转换（或抽取）问题，可以简单地从Λ1中取出那么也在Λ2中的点。然而，为避免下采样信号中出现混叠，需要对信号进行预滤波，以将其带宽限制到Λ2*的沃格纳晶体。上转换和下转换的过程示于图4（a）、(b)中。更一般的情况，如果Λ1和Λ2互相不包含，就需要找到另一个即包括Λ1又包括Λ2的点阵Λ3，可以先将Λ1上采样到Λ3，然后再下采样到Λ2。此过程示于图4（c）。图4（c）中Λ3中的中间滤波器完成两个任务：首先，内插出Λ1中漏下的采样点；其次把Λ3中的信号频谱限制于Λ2*的沃格纳晶格。

由于系统中进行放大变换采用FPGA实现，因此本文讨

论的重点在于如何简化实现并提高转换速度，上转换中的上采样过程为：

（1）式中Ψs,1和Ψs,3分别为原理图像和上采样信号；U（.）为上采样运算；Λ2＼Λ1表示在Λ2而不在Λ1内的点的集合。插值滤波器的定义如下：

（2）式中，d(Λ)为栅格Λ的采样密度；v*表示栅格Λ的转逆栅格的Voronoi单元，即栅格Λ原点的单位元，它向所有栅格点平移将会无重叠地覆盖整个连续空间。最简单的插值滤波为线性插值，也可以采用二加权滤波的方法。图像的缩放还可以采用3次样条插值和小波分解的方法，虽然这些方法在理论上可以取得很好的图像缩放效果，但计算复杂，即使采用快速算法，也难以实现视频图像的实时显示。

针对视频信号数据量大、数据流速度的特点，采用FPGA设计，可以完成帧存控制、视频信号的实时放大与叠加功能。基于运算速度与算法实现的难易程度分析，对视频信号的放大采用了简单的线性插值的办法，原理如图5所示。视频信号是以场或帧进行存储的，由于数据写入时存储地址与图像显示的空间位置有确定的对应关系，因此系统需要的放大处理就变为对帧存储体的地址线的控制问题。

对于本系统具体的4倍放大要求，将行同步信号先进行二倍行使能运算，并利用场同步信号对该寄存器进行复位，将生成后的二分频行同步信号控制行地址发生器，也就是产生帧存储器所需的高位地址；类似地利用像素时钟、行同步信号和场同步信号就可以得到所需的低位地址。由于在帧存控制器向帧存储器写入数据时采用了一行点1024个位置的办法，所以在低位地址后连接了一个比较器，当产生的低位地址小于640时，帧存储器的读信号有效，否则无效，以保证不会混叠入无效的数据。

1.5 VGA接口控制器

标准的VGA（640×480，60Hz）接口需要提供以下几组信号：3个RGB模拟信号、行同步信号HS和场同步信号VS。它的信号时序如图6所示。

图7

    图6中VS为场同步信号，场周期为16.683ms，每场有525行，其中480行为有效显示行，45行为场消隐区，场同步信号每场有一个脉冲，该脉冲的低电平宽度为63μs（2行）。行周期为31.78μs，每显示行包括800点，其中640点为有效显示区，160点为行消隐区（非显示区）。行同步信号HS每行有一个脉冲。该脉冲的低电平宽度为3.81μs（即96个脉冲）。因此，VGA控制器的任务就是按要求产生所需要的时序。

DISCLK为

《基于FPGA的电子稳像平台的研究(第3页)》