基于CPLD的三相多波形函数发生器设计

ｂｅｇｉｎ

ｉｆ ｏｕｔ１(１６)＝‘１’ ｔｈｅｎ

ａｄ＜＝ｏｕｔ１(１５ ｄｏｗｎ ｔｏ ０); －－１号寄存器为幅度控制字

ｅｌｓｅ

ｆｒｅｑ＜＝ｏｕｔ１(１５ ｄｏｗｎｔｏ ０); －－０号寄

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｍｕｘ;

ｅｎｄ;

图3

    ３．２ 分频比可变的分频器模块设计

该设计主要是根据频率控制字决定分频倍数，从而输出与频率控制字相对应的频率时钟，此模块的输出可作为寻址计数器的时钟。具体代码如下：

ｐｒｏｃｅｓｓ?ｃｌｋ? －－ｃｌｋ为外部时钟（如晶振）

ｖａｒｉａｂｌｅ ｔｅｍｐ,ｆｅｎ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０);?

ｃｏｎｓｔａｎｔ ｔｅｍｐ１:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１５ ｄｏｗｎ ｔｏ ０):＝“１１１１１１１１１１１１１１１１”;

ｖａｒｉａｂｌｅ ａ:ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｆｅｎ:＝ｔｅｍｐ１－ｆｅｎ_ｉｎ; －－使分频后的频率正比于频率控制字

ｉｆ ｃｌｋ＝‘１’ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ

ｉｆ ｔｅｍｐ＝(‘０’＆ｆｅｎ（１５ ｄｏｗｎ ｔｏ １）) ｔｈｅｎ －－相当于除２运算

ａ:＝ｎｏｔ ａ;

ｔｅｍｐ:＝ｔｅｍｐ＋１;

ｅｌｓｉｆ ｔｅｍｐ＝ｆｅｎ ｔｈｅｎ

ａ:＝ｎｏｔ ａ;

ｔｅｍｐ:＝“００００００００００００００００”;

ｅｌｓｅ

ｔｅｍｐ:＝ｔｅｍｐ＋１;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｆｅｎ ｏｕｔ＜＝ａ; －－ｆｅｎ ｏｕｔ 为输入时钟的频率ｆｅｎ倍分频

ｅｎｄ ｐｒｏｃｅｓｓ;

３．３ 寻址计数器设计

寻址计数器主要用于产生对ＲＯＭ寻址输出波形数据的寻址信号，寻址空间为３６０字节，具体的程序代码如下：

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｖａｒｉａｂｌｅ ｔｅｍｐ:ｉｎｔｅｇｅｒ ｒａｎｇｅ ０ ｔｏ ３５９;

ｂｅｇｉｎ

ｉｆ ｃｌｋ＝‘１＇ ａｎｄ ｃｌｋ＇ｅｖｅｎｔ ｔｈｅｎ

ｉｆ ｔｅｍｐ＜３５９ ｔｈｅｎ

ｔｅｍｐ:＝ｔｅｍｐ＋１;