基于AD6644的中频数字处理模块的设计

作为新型的高速、大动态范围ＡＤＣ，ＡＤ６６４４的模拟信号输入也要求差分形式。这样在模拟信号阶段，差分信号可以滤掉偶次谐波分量、共模的干扰信号（如由电源和地引入的噪声），对晶振的反馈信号也有很好的滤波作用，有利于提高ＡＤ６６４４性能。

ＡＤ６６４４的模拟输入电压在芯片内部被偏置到２．４Ｖ，驱动ＡＤ６６４４的模拟信号通过交流耦合送进输入端。ＡＤ６６４４的差分输入阻抗为１ｋ

Ω，差分输入电压的峰－峰值为１．１Ｖ，所以模拟输入的功率为－２ｄＢｍ，这大大简化了模拟信号驱动放大电路。充分利用ＡＤ６６４４输入阻抗高的优点，根据变压器阻抗变换和最佳阻抗匹配理论，在实际应用中可采用如图４所示的参考电路，则信号输入端可接匹配阻抗为５０Ω、满量程驱动功率约为４．８ｄＢｍ的模拟信号源。变压器次级的串联电阻起隔离和限流作用。

    ２．１．３ 应用注意事项

ＡＤ６６４４的供电电源必须稳定性好，由于电源的高频分量容易产生辐射，所以在靠近ＡＤ６６４４各电源引脚的地方，应放置０．１μＦ的去耦电容。为了防止高速的数字输出变化将开关电流耦合进模拟电源，ＡＤ６６４４的数字电源和模拟电源应该分开。模拟电源应该在５Ｖ±５％的范围内，数字电源应为３．３Ｖ，同时尽可能地靠近电源放置０．１～０．０１μＦ的陶瓷电容来进行高频滤波，并联放置１０μＦ的钽电容滤除低频噪声。

为了很好地接收ＡＤ６６４４的数字输出信号，应尽量减小容性负载。ＡＤ６６４４的数字输出有一个固定的输出转换摆率（１Ｖ／ｎｓ），一个典型的ＣＭＯＳ门加上布线约有１０ｐＦ的电容，因此每ｂｉｔ的转换会有１０ｍＡ（１０ｐＦ×１Ｖ／１ｎｓ）的动态电流出入器件，一个满量程的转换动态电流最大可能达１４０ｍＡ（１４ｂｉｔ×１０ｍＡ／ｂｉｔ）。在实际应用中，每条数据输出线上应放置１００Ω电阻，目的是要尽量限制这些电流流入接收器件。另外还应注意，额外的容性负载会增加传输时延，要满足数字输出的时延要求，容性负载应限制在１０ｐＦ以内。

２．２ ＦＩＦＯ器件

ＡＤ６６４４输出的数据率高达２８６．７２Ｍｂｉｔ／ｓ。如此高的数据率，如果直接用ＤＳＰ的ＥＭＩＦ接口接收，会使ＤＳＰ负荷过重。此外，如果存储控制系统不能及时地接收数据，上次的数据会马上被下次的数据更新，造成数据丢失，因此必须采用高速缓存。目前常用的缓存多为ＦＩＦＯ、ＳＲＡＭ及双口ＲＡＭ等。双口ＲＡＭ和ＳＲＡＭ存储量较大，但必须配以复杂的地址发生器。对于ＦＩＦＯ芯片，数据顺序进出，且允许数据以不同的速率写入和读出，并且外围电路简单，所以本设计选用ＴＩ公司的触发式ＦＩＦＯ ＳＮ７４ＡＣＴ７８０４作为数据缓存。

ＳＮ７４ＡＣＴ７８０４是一种高速的５１２×１８ｂｉｔ的ＦＩＦＯ器件，存取速度最高可达５０ＭＨｚ，数据访问时间可达１５ｎｓ。数据在ＬＤＣＫ的上升沿写入，在ＵＮＣＫ的上升沿读出。ＦＩＦＯ的状态可通过状态位：满（／ＦＵＬＬ）、空（／ＥＭＰＴＹ）、半满（ＨＦ）以及近空／近满（ＡＦ／ＡＥ）获得。ＳＮ７４ＡＣＴ７８０４只能上电复位。

２．３ ＤＳＰ器件

由于ＡＤＣ的高数据率输出，用ＤＳＰ进行实时处理会有很大压力。在ＤＳＰ进行运算之前，必须先进行数字下变频以降低数据率。通过对ＤＳＰ算法运算量的整体分析，ＴＩ公司的ＴＭＳ３２０Ｃ６２０１可满足设计需要。作为定点ＤＳＰ，ＴＭＳ３２０Ｃ６２０１主频可达２００ＭＨｚ，处理速度可达１６００ＭＩＰＳ，并且它的外部存储器接口（ＥＭＩＦ）支持各种同步和异步存储器，对ＦＩＦＯ有很好的支持。

图5 AD6644-FIFO-DSP接口框图

    ２．４ 硬件接口设计

为了保证ＡＤ６６４４的采样输出信号准确、高效地送入ＤＳＰ，在ＡＤＣ与ＤＳＰ之间将两片ＦＩＦＯ并列，构成双ＦＩＦＯ缓冲结构，并以３２ｂｉｔ总线宽度连接到ＤＳＰ的ＥＭＩＦ接口，具体连接如图５所示。通过这种接口设计，在充分利用ＥＭＩＦ的３２ｂｉｔ数据线宽度的同时，又巧妙地实现了采样数据的奇偶分离，为ＤＳＰ的数字滤波和ＦＦＴ运算提供了方便。

《基于AD6644的中频数字处理模块的设计(第2页)》