DS/FH混合扩频接收机解扩及同步技术的FPGA实现

下变频操作。正交采样模式下，两路A/D转换器提供正交输入IIN及QIN，数字下变频器的复乘法器输出IOUT、QOUT为：

Iout=IINcos(ωt)-Qinsin(ωt)

Qout=IINsin(ωt)+Qincos(ωt)

本振信号、复乘法器、低通滤波器均采用数字化设计。数字下变频器采用ALTERA公司的APEX20K200RC240-1器件。该器件典型门数为20万，有丰富的逻辑单元和RAM单元，开发平台Quartus II自带的宏模块，lpm_mult（乘法器宏模块）、lpm_rom（ROM宏模块）、lpm_add_sub（加法器宏模块）等，给设计带来了极大的方便。数字下变频器原理图如图2所示。

    图2中的数字表示相应模块的数据宽度。滤波模块是1个二阶的低通滤波器，滤除混频后的高频分量。在一些专用的数字下变频器件中STEL-2130中，滤波器的阶数是可编程的，可以根据需要设置不同的阶数，从而得到不同的滤波效果。考虑到FPGA的资源问题，设置滤波器的阶数为固定的二阶。滤波器输入x[n]与输出y[n]关系为：

y[n]=x[n]+x[n-1]

y[n-1]=x[n-2]+x[n-3]

该低通滤波器将相邻的两个输入数据相加后作为输出，即每两个输入数据对应一个输出数据，输入数据时钟节拍为输出数据时钟节拍的2倍。

    经过低能滤波后的数据经过滑动窗处理，滑动窗对输入数据进行选择输出，用来动态调整相关峰的大小。在捕获过程中观察相关峰值时，通过调整滑动窗口，可以获得不同幅度的相关峰值。选择控制端口DSP写控制字来决定，结构如图3所示。滑动窗控制逻辑关系为：

CASE sel[] IS

WHEN 0=> dataout[]=datain[7..0];

WHEN 1=> dataout[]=datain[8..1];

WHEN..2=> dataout[]=datain[9..2];

WHEN 3=> dataout[]=datain[10..3];

WHEN 4=> dataout[]=datain[11..4];

WHEN 5=> dataout[]=datain[12..5];

WHEN OTHERS => dataout[]=datain[12..5];

符号扩展是为了与后面的相关累加器数据宽度保持一致，符号位扩展时需与输入数据最高位的符号保持一致。

    1.3 相关累加器

相关累加器完成本地伪码与接收信号的相关累加运算，运算得到的结果送入DSP完成伪码的捕获和跟踪。取伪码长度为256位，采用半码片滑动，则一个码周期完成512次累加运算。如采用串行滑动相关捕获方式，则遍历所有的码相位所需要的时间为512个码周期，即捕获所需要的最长时间512个PN码周期。

《DS/FH混合扩频接收机解扩及同步技术的FPGA实现(第2页)》