I2C器件接口IP核的CPLD设计

Bit[] = Bit[] + 1; ――--传输完一位，已传输位数加一

　　图 4为仿真结果。起始信号给出以后，传输2个8位数据：每个数据后跟一个应答位，在输送完第一个数据要求的情况下，暂停一段时间，再输送第二个数据；2个数据输完以后，主机发出停止输送要求，即给出停止信号。这些信号，在SDA和SCL上完全符合I2C的时序要求。要使总线传输速率达到改进后的规范，即400 kb/s，因为根据以上叙述，每发送1位数据需要4个时钟周期，所以所给的时钟为1600 kHz。图4中Execute为执行信号，即它为高电平时，输入数据DIN[7..0]有效；EXU为发送使能信号，只有当它为高电平时，方可输送串行数据到外围器件；Start为开始控制信号，用于发生起始信号；STOP用于告知总线数据传输结束，发生停止信号。

图4 仿真结果

　　仿真以后，通过编程电缆将生成的pof文件用ISP(在系统编程)方式下载到FPGA板EPM7128SLC84-6，I/O口SDA和SCL挂上拉电阻，外接两片I2C器件SAA1064(LED显示I2C串入并出芯片)进行测试，结果CPLD利用该I2C的IP核，工作正常，可以按照要求显示。

《I2C器件接口IP核的CPLD设计(第3页)》