错误检测与纠正电路的设计与实现

（1）写周期的仿真

　　图2所示仿真图中，275~500 ns仿真了一个写周期，数据输入是AA55，而校验位输出是00，通过验证是符合上面的设计逻辑的。

（2）读周期的仿真

在读周期的仿真中，我们模拟了以下四种情况。

① 正确的读周期：出现在650~975ns，校验位、数据位都是正确值。

② 数据位出现一位错误：图2中1.25~1.65 μs模拟了数据位产生一位错误的情况。数据正确的情况下应该是AA55，但现在d8位发生了错误，读入的数据变为AB55，可以看出数据已经被自动更正为AA55；同时，ERR输出"1"表明有错误发生，CBOUT输出为23，即100011，从表 1可以看出是d8位发生了错误。

③ 校验位出现一位错误：图2中1.8~2.0μs模拟了校验位产生一位错误的情况。校验位正确的情况下应该是00，但现在C2位发生了错误，读入的数据变为04，可以看出数据没变，仍为正确值AA55；同时，ERR没有输出，CBOUT输出为04，即000100，从表一可以看出是C2位发生了错误。

④ 发生了两位错误：图 2中2.4~2.75μs模拟了数据位产生两位错误的情况。数据正确的情况下应该是AA55，但现在d8位和d0位发生了错误，读入的数据变为AB54，可以看出EDAC电路已经无法自动更正。 ERR和INT同时输出"1"表明有多位错误发生，INT信号可以向CPU申请中断，用中断服务程序进行异常处理。

　　可以看出仿真结果可以满足设计时的思想，能够起到自动纠正一位错误和检测两位错误的功能。

图2 仿真结果

结 语

　　本文利用纠错编码的基本知识，提出了一种简单实用的能自动纠正一位错误和检查两位错误的编码方法，并且通过VHDL语言编程，用FPGA器件来实现。在我们自己的嵌入式系统中，EDAC电路已经得到了应用和验证。现在越来越多的嵌入式系统对可靠性要求越来越高，采用EDAC技术可以简单有效地提高系统的容错能力；但针对不同系统，EDAC和CPU的时序配合可能会有所不同。例如，对于一些时钟频率比较高的CPU，可能需要插入等待周期等等，但由于采用VHDL语言进行设计，有很大的灵活性，稍加改动就可以满足不同场合的需求。