CPLD器件在时间统一系统中的应用

(dina[6..0],dinb[6..0],dinc[5..0],dind[7..0],dine[1..0],fin1,fin2:INPUT ;

dout[9..0] : output;)

VARIABLE

q[3..0] :node;

begin

(q3,q2,q1,q0,)= 74160(fin1,vcc,fin2,vcc,vcc,GND,GND,GND,GND);

case q[3..0] is

when 0=>

dout[4..1]=dina[3..0];dout5=gnd;dout[8..6]=dina[6..4];dout9=gnd;dout0=gnd;

when 1=>

dout[3..0]=dinb[3..0];dout4=gnd;dout[7..5]=dinb[6..4]

;dout[9..8]=gnd;

when 2=>

dout[3..0]=dinc[3..0];dout4=gnd;dout[6..5]=dinc[5..4]

;dout[9..7]=gnd;

when 3=>

dout[3..0]=dind[3..0];dout4=gnd;dout[8..5]=dind[7..4];dout9=gnd;

when 4=>

dout[1..0]=dine[1..0];dout[9..2]=gnd;

when others=>

dout[9..0]=gnd;

end case;

end;

图14 t1模块内部电路

　　t2模块是由计数器和缓冲电路合成的较高层的模块。这个模块的功能是置数后计数器从此时刻开始按秒计数，将时间信号以B码的格式并行输出。两个模块的连接情况如图 10所示，t2模块如图 11 所示。

（2）t1模块

　　并串转换电路

　　由于B码是串行码，须将t1模块输出的并行数据进行并串转换。并串转换电路生成的模块如图 12 所示。

　　时序脉冲发生器

　　该部分电路主要