CPLD器件在时间统一系统中的应用

由七个脉冲分配器相级联和一些逻辑门控制组成。完成的主要功能有：产生B码的3种脉冲形式；提供计数器的时钟--"S"信号；提供缓冲电路中计数器的时钟--周期100 ms；提供并串转换电路的置位信号。时序脉冲发生器生成的模块如图13所示。

图16 t3模块内部电路图

　　t1模块是并串转换电路和时序脉冲发生器合成的较高层的模块。这个模块的功能是将t2模块输出的并行时间码串行输出，由时序脉冲发生器输出各种控制信号对串行码控制输出B码的三类脉冲，同时输出t2模块所需的各类时钟信号。并串转换电路模块和时序脉冲发生器模块的连接情况见图 14，t1模块见图15。

（3）t3模块

　　t3模块是由t1、t2两个模块构成的最顶层的模块，其内部连接如图16所示。

　　由图16可见，t3模块（图17）将所有内部电路集成，整个电路只有32个输入端，3个输出端。将t3模块直接烧入可编程芯片即可。

3.3 码合成电路

　　可编程芯片输出了组成B码的3个分信号，经过1个或门后将3个信号合成了B码信号，如图18所示。

图18 合成B码波形图

结 语

　　本设计的难点在于如何正确地安排好芯片内部各个模块之间的时序。该B码源通过解调之后能够显示正确的时间，达到了很好的效果。该B码源最大的特点是电路非常简单，可靠性较高。通过可编程芯片高度集成了一个系统，克服了以往B码源电路复杂的缺点。

《CPLD器件在时间统一系统中的应用(第4页)》