基于FPGA的高频时钟的分频和分配设计

分布网络。通过控制ＤＬＬ输出时钟的一个采样?可以补偿由于布线网络带来的时钟延时，从而有效消除从外部输入端口到器件内部各个时钟负载的延时。ＤＬＬ除提供对用户输入时钟的零延时之外，还具有时钟倍频和分频功能。它可以对时钟源进行两倍频和１．５、２、３、４、５、８或１６分频。本设计就是利用ＤＬＬ的零延时和分频功能来实现对６２．５ＭＨｚ时钟的输出和１６分频后４ＭＨｚ（约）时钟的输出。

３．１数字延时锁定环（ＤＬＬ）的结构原理

图３是一个ＤＬＬ的内部原理框图，它由各类时钟延时线和控制逻辑组成。延时线主要用于对时钟输入端ＣＬＫＩＮ产生一个延时。通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端ＣＬＫＦＢ。控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线。这里所说的延时线由压控延时或衰减延时组件构成，ＳｐａｒｔａｎＩＩ系列芯片选用了后者。ＤＬＬ可在输入时钟和反馈时钟之间不停地插入延时，直到两个时钟的上升沿同步为止。当两时钟同步时，ＤＬＬ锁定。在ＤＬＬ锁定后，只要输入时钟没有变化，两时钟就不会出现可识别偏差。因此，ＤＬＬ输出时钟就补偿了时钟分布网络带来的输入时钟延时，从而消除了源时钟和负载之间的延时。

３．２ＤＬＬ功能的实现

ＳｐａｒｔａｎＩＩ系列芯片内含专门实现ＤＬＬ功能的宏单元模块ＢＵＦＧＤＬＬ，其结构简图如图４所示。该模块由ＩＢＵＦＧ、ＣＬＫＤＬＬ和ＢＵＦＧ三个库元件组成?其原理框图如图５所示。图５中，ＣＬＫＤＬＬ库元件用于实现ＤＬＬ的主要功能?包括完成时钟的零延时输出、时钟的倍频以及分频和镜像操作。而ＩＢＵＦＧ和ＢＵＦＧ则分别实现外部时钟的输入以及将输出时钟分配到芯片引脚。本设计的时钟分频就是将６２．５ＭＨｚ的时钟由ＩＢＵＦＧ输入?经ＣＬＫＤＬＬ分频后再由ＣＬＫＤＶ端传给ＢＵＦＧ?然后经片内ＩＯＢＵＦ分配到芯片的普通Ｉ／Ｏ输出引脚。