基于FPGA的高频时钟的分频和分配设计

ｃｌｋ２ｘ : ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

ｃｌｋｄｖ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ;

ｌｏｃｋｅｄ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ ｃｏｍｐｏｎｅｎｔ;

ｂｅｇｉｎ

ｒｅｓｅｔ ｎ＜＝‘０＇ ；

ｕｉｂｕｆ : ｉｂｕｆｇ ｐｏｒｔ ｍａｐ (

ｉ ＝＞ ｐｃｌｋ,

ｏ ＝＞ ｃｌｋ);

ｕｄｌｌ: ｃｌｋｄｌｌ ｐｏｒｔ ｍａｐ( ｃｌｋｉｎ ＝＞ ｃｌｋ,

ｒｓｔ ＝＞ ｒｅｓｅｔ_ｎ,

ｃｌｋｆｂ ＝＞ ｃｌｋｆｂ,

ｃｌｋ０ ＝＞ ｃｌｋ０,

ｃｌｋ９０ ＝＞ ｏｐｅｎ,

ｃｌｋ１８０ ＝＞ ｏｐｅｎ,

ｃｌｋ２

ｃｌｋ２ｘ ＝＞ ｃｌｋ２ｘ,

ｃｌｋｄｖ ＝＞ ｃｌｋｄｖ,

ｌｏｃｋｅｄ ＝＞ ｌｏｃｋｅｄ

);

ｂｕｆｇ_ｃｌｋ０: ｂｕｆｇ ｐｏｒｔ ｍａｐ ( ｉ ＝＞ ｃｌｋ０,

ｏ＝＞ｃｌｋ_ｉｎｔ２;

);

ｃｌｋｆｂ＜＝ｃｌｋ_ｉｎｔ２;

ｐｒｏｃｅｓｓ(ｃｌｋ２ｘ);

ｂｅｇｉｎ

ｉｆ ｃｌｋ２ｘ′ｅｖｅｎｔ ａｎｄ ｃｌｋ２ｘ＝′１′ ｔｈｅｎ

ｃｌｋ_ｉｎｔ ＜＝ｃｌｋ ｉｎｔ２；

ｃｌｋ_ｉｎｔ３＜＝ ｃｌｋｄｖ；

ｐｃｌｋ_６２（０）＜＝ｃｌｋ_ｉｎｔ；

ｐｃｌｋ_６２（１）＜＝ｃｌｋ_ｉｎｔ；

…

…

ｐｃｌｋ_６２（３１）＜＝ｃｌｋ_ｉｎｔ；

ｐｃｌｋ_４（０）＜＝ｃｌｋ_ｉｎｔ３；

ｐｃｌｋ_４（１）＜＝ｃｌｋ_ｉｎｔ３；

…

…

ｐｃｌｋ_４（３１）＜＝ｃｌｋ_ｉｎｔ３；

ｅｎｄ ｉｆ；

ｅｎｄ ｐｒｏｃｅｓｓ；

ｅｎｄ ｌｖｄｓ_ａｒｃｈ；