MAX4145在伪随机码产生电路中的应用

可以通过将ＳＨＤＮ置高来使ＭＡＸ４１４５工作在掉电模式，此时输出为高阻态。

差分模式通常要求ＩＮ－和ＩＮ＋对称驱动，也就是说，两个输入信号在连接到ＩＮ－、ＩＮ＋的驱动电路以后，其相位必须保持一致，并尽可能降低其共模增益误差。

在普通应用中，ＲＥＦ接地时，ＳＥＮＣＥ可同ＯＵＴ相连。而在一些信号传输距离较长的应用中，可将ＳＥＮＣＥ和ＯＵＴ同时连接到负载，这样可以补偿距离损耗，降低电压误差。为了降低输出增益误差，增大频率响应，设计时应尽量降低ＳＥＮＣＥ端的电容和阻抗，同时输出端ＲＥＦ和ＳＥＮＣＥ的匹配问题也很关键，因为ＲＥＦ和ＳＥＮＣＥ端的失配会导致共模增益损失。

在一般使用条件下，当端接阻抗为非容性负载时，ＭＡＸ４１４５具有最佳的ＡＣ性能。而一般在负载电容不超过２５ｐＦ时，输出电压不会发生振荡，但对频率响应则会产生一定的影响，因此，如果负载电容过大，输出就会产生振铃。为了驱动容性较大的负载，降低信号振铃，可以在放大器输出和负载之间加上隔离电阻，隔离电阻阻值可由信号频率和负载容性来确定，此时的带宽将由隔离电阻和负载电容组成的ＲＣ环路来决定。因此，增大负载容性会降低整个电路的信号带宽，而隔离电阻则会降低分配到负载的电压。

４ 在伪随机码产生电路中的应用

４．１ 伪随机码产生电路

伪随机码序列一般可以利用移位寄存器网络产生，该网络由Ｒ级串联双态器件移位脉冲产生器和模二加法器组成。图３所示是一个简单的四级移位寄存器网络示意图，该网络可以产生码长为１５的伪随机码。

利用ＦＰＧＡ可实现移位寄存器网络以产生伪随机码信号，并实现逻辑控制和时钟分配等功能。对于ＦＰＧＡ输出的ＴＴＬ信号，其处理方法有两种：一种是直接送至运放进行信号调理输出；另外一种是将ＴＴＬ经过Ｄ／Ａ转换及信号调理后再输出。经过分析与实际测试，笔者发现?由于ＦＰＧＡ输出的信号相位抖动较为严重，甚至会造成信号边沿不稳，而且存在着严重的寄生信号，因而输出的伪码质量较差；而如果经过Ｄ／Ａ转换后再进行调理输出，这种影响会得到削弱，信号质量会得到提高，因此第二种方法更为可取，在实际应用中，笔者就选择该方法进行电路设计，并选择差分电流输出型Ｄ／Ａ经过ＭＡＸ４１４５放大后直接输出。

基于ＭＡＸ４１４５的伪随机码产生电路原理框图如图４所示。 该伪随机码产生电路在工作时，系统可以通过并口将伪码数据分配给ＦＰＧＡ，也可由ＦＰ-ＧＡ自主产生伪码信号，同时由ＦＰＧＡ完成信号处理、时钟分配、码同步产生以及波形存储等功能。 ＭＡＸ４１４５的作用主要是完成差分到单端输出的转换和放大。

    ４．２ ＭＡＸ４１４５应用电路设计

根据系统对伪随机码的需求，ＭＡＸ４１４５的应用电路设计如图５所示。图中，输入信号ＩＮ＋和ＩＮ－由上级Ｄ／Ａ转换后，再经匹配电路送至ＭＡＸ４１４５。在输出电路中，ＲＥＦ接地，ＳＥＮＣＥ和ＯＵＴ相连，该电路的增益约等于４。

４．３ 结果测量和分析

对于伪随机码，通常主要关注的是其超调量和边沿上升时间。笔者对该系统中ＭＡＸ４１４５的输入差分信号和输出单端信号分别进行了测量，其测量结果列于表１。

表1 伪随机码系统中MAX4145信号的测量