跳频通信信号源的研制

其中频率控制字存储在ＦＰＧＡ内部ＲＡＭ单元中。双方通过４０针总线连接，其中信号线为：８位数据线、６位地址线、复位信号、ｕｐｄａｔｅ ｃｌｋ（频率跳变信号）、ｓｗｃｏｎ（开关：高频段和低频段转换信号，当ｓｗｃｏｎ为低时输出高频段，当ｓｗｃｏｎ为高时，输出低频段）、ｗｒ（写信号）。

ＡＤ９８５２用于频率合成时工作在单频模式（ｓｉｎｇｌｅ ｔｏｎ

ｅ ｍｏｄｅ）?其工作时序关系如图４所示。

    由图４可以看出，首先必须对ＡＤ９８５２复位。复位信号为高有效，然后写入频率控制字，当ｕｐｄａｔｅ ｃｌｋ有效时，即有频率Ｆ１输出。其中ＡＤ９８５２写入频率控制字分为并行写入和串行写入两种模式，本文采用ＦＰＧＡ并行写入方式。ＡＤ９８５２并行写入频率控制字时序关系如图５所示。基于以上ＡＤ９８５２的工作时序关系，设计的ＦＰＧＡ－ＤＤＳ接口如图６所示。发射ＦＰＧＡ采用一块ＡＬＴＥＲＡ公司的ＡＰＥＸ２０Ｋ１００系列芯片，该芯片逻辑单元为４１６０个，最大ＲＡＭ容量为５３，２４８ｂｉｔ，完全能够满足生成跳频图案的要求。图６中ｕｐｄａｔｅ为ＡＤ９８５２频率字更新信号，根据指标要求按１／６００ｓ更新一次频率。图６中２０进制计数器对ｕｐｄａｔｅ信号进行２０进制计数。每计数一次，１６进制计数器控制ＲＯＭ的低位地址输出一组频率控制字，由ＡＤ９８５２合成一个频率；当计满２０次时，则依次输出２０个频点。２０组频率控制字依次存放在ＦＰＧＡ内部ＲＡＭ单元内，由外部地址信号驱动其按顺序输出。若要改变跳频图案，只需改变２０组频率控制字存放顺序，或者改变外部地址信号驱动顺序即可。采用频谱仪观察结果如图７所示。由图７可以看出，频谱均匀分布在１００ＭＨｚ～１７０ＭＨｚ之间，各项指标均达到预期要求。

    本文讨论了一种基于ＦＰＧＡ及ＤＤＳ技术设计的跳频信号源。从实验结果可以看出，各频点具有纯净的频谱结构、等间隔的跳频带宽。样机测试结果证明所设计的信号源完全满足指标要求。

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