传输系统中的时钟同步技术

预测，且具有确定的幅度极限。考虑集成电路 (IC) 系统，有大量的工艺、器件和系统级因素将会影响确定性抖动。占空比失真 (DCD) 和脉冲宽度失真 (PWD) 会造成数字信号的失真，使过零区间偏离理想位置，向上或向下移动。这些失真通常是由信号的上升沿和下降沿之间时序不同而造成。如果非平衡系统中存在地电位漂移、差分输入之间存在电压偏移、信号的上升和下降时间出现变化等，也可能造成这种失真。

图 3，总抖动的双模表示

　　数据相关抖动 (DDJ) 和符号间干扰 (ISI) 致使信号具有不同的过零区间电平，导致每种唯一的位型出现不同的信号转换。这也称为模式相关抖动 (PDJ)。信号路径的低频截止点和高频带宽将影响 DDJ。当信号路径的带宽可与信号的带宽进行比较时，位就会延伸到相邻位时间内，造成符号间干扰 (ISI)。低频截止点会使低频器件的信号出现失真，而系统的高频带宽限制将使高频器件性能下降。7
　　正弦抖动以正弦模式调制信号边沿。这可能是由于供给整个系统的电源或者甚至系统中的其他振荡造成。接地反弹和其他电源变动也可能造成正弦抖动。正弦抖动广泛用于抖动环境的测试和仿真。不相关抖动可能由电源噪声或串扰和其他电磁干扰造成。
　　考虑抖动对数字信号的影响时，需要将整个确定性抖动和随机抖动考虑在内。确定性抖动和随机抖动的总计结果将产生另外一种概率分布4：双模响应，其中部表示确定性抖动，尾部为高斯响应，表示随机抖动分量。
 
　　抖动测量 — TIE、MITE 和 TEDV
　　时间间隔误差 (TIE) 是通过对实际时钟间隔的测量和对理想参考时钟同一间隔的测量得到的。在给定时间 t，以一个称为观测间隔的时间间隔产生时间 T(t) 的时钟，其相对于时钟 Tref(t) 的TIE 可通过下面公式表示。（x(t) 称为误差函数。）
　　TIE 表示信号中的高频相位噪声，提供了实际时钟的每个周期偏离理想情况的直接信息。TIE 用于计算大量统计派生函数如 MTIE、TDEV 等。
　　最大时间间隔误差 (MTIE) 定义为，在一个观测时间 (t=nt0) 内，一个给定时钟信号相对于一个理想时钟信号的最大峰到峰延迟变化，其中该长度的所有观测时间均在测量周期 (T) 之内。使用下面公式进行估计：
    
　　MTIE是针对时间的缓变或漂移而定义的。当需要分析时钟的长期特性时，就需要对MTIE进行测量。MTIE 值是对一个时钟信号的长期稳定性的一种衡量。

图 4.TIE 的图形表示
　　TDEV 是另外一个统计参数，作为集成时间的函数对一个信号的预期时间变化的测量。DEV 也能提供有关信号相位（时间）噪声频谱分量的信息。TIE 图中每个点的标准偏差是对一个观测间隔计算的，该观测间隔滑过整个测量时间。该值在整个上述测量时间内进行平均以得到该特定间隔的 TDEV 值。增大观测间隔，重复测量过程。TDEV 是对短期稳定性的一种衡量，在评估时钟振荡器性能时有用。TDEV 属于时间单位。
　　高速传输系统中抖动和漂移的原因
　　最常用的一种时钟体系结构是，在备板上运行一个低频时钟，在每个传输卡上产生同步的高频时钟。低频时钟在集成电路内或通过分立 PLL 实现进行倍频以产生高频时钟。通过典型的 PLL 倍频，倍频后时钟上的相位噪声增大为原来时钟相位噪声的 20*log(N) 次方，其中 N 为倍频系数。此外，PLL 参考时钟输入上的抖动将延长锁定时间，且当输入抖动过大时高速 PLL 甚至无法实现锁定。在备板上采用一种更高速的差分时钟将比采用低速单端时钟具有更好的抖动性能。
　　由于 VCO 对输入电压变化较为敏感，因此电源噪声是增大时钟抖动的一个主要因素。输出时钟抖动幅度与电源噪声幅度、VCO 增益成正比，与噪声频率成反比。因导线电阻形成的电阻下降和因导线电感形成的电感噪声而造成的电源或接地反弹，会对上述输出时钟抖动产生相似的影响。在系统板上对电源进行充分过滤，靠近集成电路电源引脚提供去耦电容，可以确保 PLL 获得更高的抖动性能。
　　在系统板内，时钟和数据相互独立，发射和接收端在启动、保持和延迟时间方面的变化对高速率非常关键。因数据和时钟路径中存在不同有源元件而使数据和时钟路径之间出现传播延迟差异， 时钟路径之间的接线延迟差异，数据位之间的接线延迟差异

《传输系统中的时钟同步技术(第2页)》