多DSP系统实现雷达极化信号两对IQ的采集和处理

1.9 SDC方位单元

该单元接收雷达自整角机送来的400Hz方位信号，通过SDC模块转换成数字量。CPLD对SDC模块做逻辑控制和方位数字量的缓存。方位信息一路送到PCI接口给显示计算机；一路送到DSP2单元，判断方式是否

1.10 逻辑控制

板上所有逻辑均由CPLD或者FPGA控制。灵活方便，易于修改。

2 几个难点问题的设计

2.1 总线开关实现多DSP共享数据

图4方法用的芯片多，对板上的译码控制、印制板走线都带来困难。设计采用了总线切换和乒乓读的方式见图5，用一片CPLD实现两个DSP对一组数据的分享。

    方法是DSP1先读上面两片DPRAM，与此同时，DSP2读下面两片DPRAM。也就是DSP1数据总线挂在上面两片DPRAM上，DSP2数据总线挂在下面两片DPRAM上。当DSP1读完后发信号SW_EN1置1申请交换。同样，DSP2读完后也发SW_EN2置1申请交换。如果SW_EN1和SW_EN2均为1，即可以交换，DSP1上数据线挂在下两片DPRAM，而DSP2数据线挂在上两片DPRAM上。实现两个DSP共享交叉读一组双口RAM数据。注意：切换发生后，产生一个信号SW_BUS，两个DSP各自采样到这个信号，表示可以读另外两片DPRAM的数据了。从时序图6上可以看到，总线切换后，有20ns左右的不稳定期。所以在收到SW_BUS信号为1时，DSP要延时20ns再读另外的两片DPRAM。也就是DSP读操作前加两个NOP指令。

2.2 多DSP时序配合

系统上有4片DSP，各DSP均以雷达重复脉冲为工作节拍产生中断，各分系统任务在一个雷达中断完成。每个DSP处理数据的流程都是：读数、处理、输出。当DSP用到前面DSP处理后的数时，要比前面的DSP工作节拍慢一个中断周期。如图7，DSP1处理第n周期时，DSP3在处理第n-1周期的数。DSP3接收DSP1处理后的放在FIFO中的数据，DSP3处理的数据和DSP1处理的数据时间上相差一个中断时间，也就是一个雷达脉冲周期。

图6

    2.3 PCI接口访问存储器设计

设计采用基于PLX9054的数据采集方案；采用9054 C模式、PCI局部端挂存储器的方法。PCI总线通过9054读取采集卡中存于FIFO的DPRAM中的数据。设计工作非常简单。用户所做的工作为三个：

一是烧与串行EEPROM值。设置自己对系统的有关资源分配、中断等信息的要求。

二是对PCI局部总线的地址并结合相关控制线进行译码，选通相应的存储器。

图7

    三是利用windriver提供的驱动程序，在系统上编写读写PCI设备的应用程序。

这样，就很方便地实现了PCI设备的数据采集。