高速数据采集系统中高速缓存与海量缓存的实现

样速度都为２５ＭＨｚ，复用后输出的速率为５０ＭＨｚ，这个速度对于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以达到的。ＦＰＧＡ的作用除了构造ＦＩＦＯ以实现数据通道复用外，还可以作为协处理器由板上ＤＳＰ控制来进行一些简单高效的数据预处理（如插值、取平均、ＦＩＲ滤波等）。同时可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０来对ＥＰ１Ｋ５０的逻辑算法进行设计、编译并仿真，然后下载到ＥＰ１Ｋ５０中实现预定功能。

除了ＦＰＧＡ外，系统还

采用了一片ＣＰＬＤ（复杂可编程逻辑器件）来控制采样。前者主要用于数据通道对Ａ／Ｄ采样结果进行缓冲复用以及预处理，后者则负责产生Ａ／Ｄ采样时钟以及作为地址计数器产生地址并提供给两片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采样结果等。ＣＰＬＤ不象ＦＰＧＡ那样能完成较复杂的逻辑功能和信号处理算法，但是它具有更高的速度，且管脚到管脚具有固定一致的时延，因而在设计调试时容易获得简单可靠的定时关系，适于实现高速计数器、触发器、译码器等定时要求比较严格的场合。本系统使用ＭＡＸ７１２８ＡＥ来控制采样，其可实现的功能如图３所示。

ＭＡＸ７１２８ＡＥ可用于实现两个１８位地址计数器，它具有地址总线开关切换功能，在Ａ／Ｄ采样期间能以２５ ＭＨｚ的频率进行地址计数以作为高速缓存的地址线。当一轮Ａ／Ｄ采样结束后，系统可将高速缓存的地址总线切换到ＤＳＰ的地址总线，然后由ＤＳＰ读取高速缓存中的Ａ／Ｄ转换结果并进行处理。高速缓存ＩＳ６１ＬＶ２５６１６的数据总线一方面连到ＦＰＧＡ以便在采样期间接受复用的Ａ／Ｄ转换结果；一方面则通过三态门连到ＤＳＰ的数据总线以便在采样结束后由ＤＳＰ读取采样数据。

３　海量缓存的设计实现

本系统使用了两片２５６ｋ×１６ｂｉｔ容量的ＳＲＡＭ作为高速缓存，系统中的４个通道可同时存储每通道１２８ｋ点采样数据。在２５ＭＨｚ的采样频率下，一次可采集存储５ｍｓ多的波形数据。对于超声信号的单次发射／接收来说，这种采样时间长度已经足够了，但是对于多批次采样数据的存储就比较困难了。若要通过ＰＣＩ总线、ＵＳＢ接口等快速通讯方式将采样数据传到主机进行处理或存入硬盘，则应满足实时传输采样数据所需要的巨大总线带宽。以２５ＭＨｚ、１２ｂｉｔ采样精度为例，４个通道同时采样将产生１５０ＭＢ／ｓ的数据流，这对于任何总线来说都难以做到。解决的办法是在数据采集板上采用ＤＳＰ对采集的数据进行预处理，以使处理后的数据量大大减少，然后再上传给主机以减轻总线传输压力和主机处理负担，从而避免数据通讯瓶颈。这种由板上ＤＳＰ执行计算密集型任务并由上位主机进行调度管理的分布式处理机制可广泛用于许多高速数据采集与处理系统中。而为板上ＤＳＰ配备大容量内存来作为它的程序和数据存储器是十分必要的。考虑到本系统所用ＤＳＰ的结构特点和大容量采样数据的存储需要，笔者选用ＳＤＲＡＭ作为板上海量内存。

系统中的ＤＳＰ为Ａｎａｌｏｇ Ｄｅｖｉｃｅｓ公司的ＡＤＳＰ－２１０６５Ｌ，这是一款性价比很高的３２位浮点ＤＳＰ。其峰值浮点运算速度为１８０Ｍ ＦＬＯＰＳ，片内带有６８ｋＢ的ＲＡＭ，可用于程序或数据内存，片外数据总线为３２位，片外地址总线为２４位，具有４个片选信号输出，每个片选信号的寻址空间可达６４ＭＢ，另外，它还具有多个高速同步串口以及强大的ＤＭＡ功能。而最有特色的一点是其内部集成了一个ＳＤＲＡＭ控制器，因此能够直接驱动外部ＳＤＲＡＭ。通常ＳＤＲＡＭ的控制是比较复杂的，需要按时序规定驱动它的行、列选通线并分时提供行、列地址，另外还要定时刷新。一般是由专门的ＳＤＲＡＭ控制器对其操作，或采用ＦＰ-ＧＡ设计ＳＤＲＡＭ控制器，但这都会增大系统的复杂度。而ＡＤＳＰ－２１０６５Ｌ能直接驱动和控制片外ＳＤＲＡＭ，使用时只要在程序中设置好相关的寄存器，然后用一条指令启动ＳＤＲＡＭ的上电时序即可。此后程序对ＳＤＲＡＭ的访问操作都是透明的，可象访问普通片外ＳＲＡＭ一样访问它，因此非常方便，故可使用大容量（可达６４ＭＢ）高速廉价的ＳＤＲＡＭ芯片作为ＡＤＳＰ－２１０６５Ｌ的海量片外存储器。本系统使用两片４Ｍ×１６ｂｉｔ的ＳＤＲＡＭ芯片ＨＹ５７Ｖ６４１６２０来构成１６ＭＢ的海量缓存（参见图１）。这样，１６ＭＢ的存储容量如果都用来转存采样数据的话，可以存储４个通道同时采集的２Ｍ点数据，在２５ＭＨｚ的采样率下可达到０．０８ｓ的总记录时间，这对于本系统而言已经足够了。而且通过选用更大容量的ＳＤＲＡＭ芯片还可方便地将海量缓存的容量扩充到３２ＭＢ、６４ＭＢ。

为了将多次Ａ／Ｄ采

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