集系统级FPGA芯片XCV50E的结构与开发

及输出结果进行仿真和时序阻制分析。

    对于系统级设计，一般可以使用基于原理图的层次

化设计，过程如下：先以系统结构原理图作为顶层图，自上而下的构造基于模块的结构子图，同时自下而上的将结构子图的结构子图，同时自下而上的将结构子图具体体（用VHDL评议或元件互连关系表示出来），并对每个模块和子图进行功能性仿零点，以保证每层逻辑关系都是正确进行功能性仿真，以保证每层逻辑关系都是正确的。顶层原理图具体化并完成功能仿真后，再添加必要的输入输出元件，即可合成系统网络表。之后，对系统网络表进行翻译、映射、放置和布线，并利用流程引擎产生的时序信息进行时序仿真和时序分析。然后采用修改入口设计、设置各种属性和限制、调整其片布局等方法完善设计，直到达到设计要求，最后将优化后的配置比特流下载到FPGA芯片中。

3 XCV50E的应用配置

XCV50E芯片是基于静态RAM（SRAM）的FPGA，其配置信息必须固化到另外的可编程ROM（PROM）芯片中。系统加电后，XCV50E芯片首先从PROM中读取配置信息并加载到配置内存中。VirtexE系列芯片中支持四种配置模式，分别为主串行模式、从串行模式、并行模式和边界扫描模式。

图4是XCV50E在主串行模式的配置电路图。图中配置模式选择位M2、M1、M0均连接到地；PROGRAM为FPGA配置控制信号；FPGA的配置数据输入管脚DIN连接到PROM芯片XC18V01的数据输出脚DATA；初始化指示信号INIT用作XC08V01的复位信号；配置完成信号DONE用作PROM的片选信号。配置过程如下：当系统加电并且PROGRAM首脚升高后，配置过程开始，XCV50E首先进行内部的初始经，初始化完成后，VCV50E释放INIT管脚，并从下一个配置时钟的上升沿开始从PROM中读入配置数据流；全部数据读完后，FPGA发出配置结束信号DONE来关闭PROM，配置过程结束。下一个时钟起，XCV50E运行启动进程，之后就可以按设定的程序工作了。图5给出了XCV50E的配置流程图。

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