语音信号的数字化噪声抑制技术

TP3094可采用长帧和短帧两种同步方式，外接帧信号和2.048MHz的时钟即可工作。TP3094在进行PCM编解码时的工作方式有8bit和32bit两种，以8bit方式工作时需为每路语音的PCM码提供单独的帧同步信号，而以32bit方式工作时只要为第一个时隙提供短帧同步信号即可自动完成对其后连续的另三路PCM语音编码同步。在以32bit方式作时，还可以采用多片TP309

图1所示为两片TP30094级联成为八路PCM语音编解码电路。图中TP3094的VCI0～VXI3为四种语音输入端，GXO0～GXO3为各路的增益调节端，在VXI和GXO之间接一电阻，此电阻与VXI端至信号源间的电阻比值可决定该路语音信号的输入增益。VRO0～VRO3为解码后的四路模拟语音信号输出端。电容C1、C2用于滤波。外接的2.048MHz主时钟脉冲冲送到两片TP3094的MCLK端，8kHz的帧信号F0（由CPLD产生）送到第一片TP3094的FSX0和FSR0端，再将第一片TP3094的FSX和FSR1分别连到第二片TP3094的FSX0和FSR0端，就完成了两片芯片的级联。两片以上的级联亦可由此类推。为避免数字信号对模拟信号的干扰，电路中数字部分和模拟部分的供电分别布线后再接到单一5伏电源。

两片TP3094的PCM信号输出端DX并联后送到数字噪声抑制电路，经数字噪声抑制电路处理后的PCM信号再送回两片TP3094的输入端DR进行解码。TSX0、TSX1是开路沟道输出端，R1、R2为上拉电阻。在所分配的时隙输出PCM信号时，TSX0、TSX1为低电平，可提供给CPLD作为控制信号。

    TP3094工作于32bit短帧方式时的时序图如图2所示。

输入和输出的PCM信号DR、DX包含了从CH0至CH3的四路数字语音信号，每路为一个时隙，8个bit。每路语音的PCM编码中D7为符号位。D6～D0为数值位。FSX1和FSR1可用于级联下一个芯片。

3 数字化噪声抑制电路的原理框图

数字化噪声抑制电路的原理框图如图3所示。由于采用的是“自顶向下”的CPLD设计方法，这一电原理框图本身就是最顶层的图形设计文件（.gdf文件）。图中的各个组成部分，根据需要分别采用了基本逻辑门电路、参数化模块、以缺省符合（Default Symbol）表示的文本输入（Text Entry）和宏功能逻辑单元（Mega Function）组合。

图3的原理简述如下：

从PCM解码输出端DX输出表示八路语音信号的64bit串行信号，进入64位的参数化移位寄存器模块进行串/并变挛，变换后的输出经64位参数化锁存器模块锁存，每帧刷新一次。锁存信号以八位为一路，依次送到八个噪声抑制控制器（Symboll）。每个噪声抑制控制器独自控制一路语音信道，将PCM信号的偶数位取反后，再将除符合位（最高位）以外的七位数字与由S[6..0]设定的噪声抑制门限值进行比较，比较结果输出给延时器（Symbol2），延时器输出则作为控制信号送到噪声抑制控制器。各噪声抑制控制器输出的PCM信号经64位参数化称位寄存器模块完成并/串行变换后恢复成串行PCM码流送往两片TP3094解码成为具有噪声抑制效果的语音信号。噪声抑制控制器还输出八路指示信号LED[7..0]至八只发光二极管作为各语音信道的噪声抑制门限指示。

Symbol3用来产生TP3094要求的帧脉冲F0，提供移闰寄存器、锁存器、噪声抑制控制器所需的时序信号，并为延时器提供不同的时钟信号；P0、P1用来选择PCM帧32个时隙中的哪八个时隙用于本片作语音噪声抑制处理；TSET[3..0]用来选择CLK1、CLK2的分频系数以调整噪声抑制延时时间。这些输入都可以通过外部数字信号进行设置和调节。

按以上方法对PCM信号进行的数字化噪声抑制处理使语音信号产生一帧（125μs）的固定时延，但人耳的听觉对这一时延是完全不能觉察的。

4 CPLD设计要点

CPLD器件选用Altera公司的EPF6016ATC100集成电路[3]，内含16000个等效门，1320个逻辑单元，采用10