语音信号的数字化噪声抑制技术

要信号幅度低于噪声抑制阈值的时间不超过设定的后延时时间，Counter2就总是在计数未满时就被再次清零，其输出一直保持为“0”，使B也一直为“0”，输出与输入的PCM信号始终保持一致，语音不会发生继续。只有当输入信号幅度低于噪声抑制阈值的时间超过设定的后延时时间后，Q2输出“1”，才使Counter1被清零，使B为“1”，输出PCM码“55H”。再有信号来时，仍按上述流程工作。

4.3 时序的设计

数字化噪声抑制电路必须严格按照标准的PCM时序工作，电路由外部提供2.048MHz的主时钟信号MCLK和帧同步信号Fi。Fi用于本部分电路PCM信号与其它电路的PCM信号组帧时进行同步，在不需要该功能时可将Fi输入端接高电平。

Symbol3在MCLK的作用下产生PCM编解码电路TP3094所需的帧同步信号F0，又从TP3094接收TSX0和TSX1信号以产生数字噪声抑制处理所需的时序信号TSX、TT。为了保证PCM信号的正确读入、锁存、处理和移位输出，这些信号间的时序关系必须如图5所示。

    TSX由TSX0、TSX1经“与非”后得到，在每帧中所选定的八个时隙传输PCM信号时为高电平。TSX为串/并行移位寄存器提供赋能信号，在主时钟MCLK的下降沿将来自DX端的PCM信号读入寄存器并移位寄存。TSX同时是PCM信号从DR端输出的三态门控制信号。

TT是CPLD噪声抑制时序中的一个重要控制信号，由TSX延时半个主时钟周期（244ns）后取反得到。由于TT的延时作用，使得图3中的参数化锁存器模块能在输入的PCM信号完成串/并行变换后随即于TT的升沿将数据锁存住。在通过并/串行移位寄存器输出PCM信号时，TT为高电平时把并行数据装载进移位寄存器；TT为低电平时MCLK的上升沿将寄存器内的数据逐位地串行移出至DR端。

CPLD产生的时序信号只能满足图2和图5的要求，实现起来并不复杂，可用简单的图形输入或文本输入实现。值得注意的是，正确使用MAX+PLUS II软件中的“Assign-Clique”[4]功能，为时序相关的功能模块指定相同的“Clique”，能够使波形仿真的结果明显得到优化。

5 应用成果

按照以上设计，用两片TP3094和一片CPLD芯片再加上少量外围器件组成的数字化

噪声抑制电路，改造了某语音指挥通信设备中采用模拟电路噪声抑制技术的八路语音指挥通信电路板，得到了优良的语音噪声抑制效果。新的电路板继而成功地应用到新一代语音指挥通信设备上，交付用户使用。更多路的数字化噪声抑制电路也已试验成功。

《语音信号的数字化噪声抑制技术(第4页)》