基于FPGA的USB2.0控制器设计

DMA操作允许控制器与功能接口之间数据的透明传输。一旦设置了DMA操作，则不需要微控制器的干预。每个端点有一对DMA_REQ和DMA_ACK信号。当CSR寄存器中DMA使能信号位（Ep_CSR[15]）被置位时，USB控制器使用DMA_REQ和DMA_ACK这两个信号来进行DMA的流控制。当缓冲区有数据或为空需要填充时发送DMA请求信号DMA_REQ，每传输4字节，响应一个DMA_ACK信号。

由于USB2.0协议定义的事务操作以8bit为单位，因此完成一次32bit的DMA操作需要进行4次写8bit。内部DMA采用高效的One-hot状态机设计方法，状态转换如图7所示。当需要将接收到的数据存储到SRAM（rx_dma_en=1）时进入WAIT_MRD状态，在该状态选中一个临时数据寄存器，并向存储器发送请求信号mreq,从存储器中预取4字节（当接收到的数据少于4字节时，保证有4字节的数据写入存储器）到该寄存器中，然后进入MEM_WR状态。当PL的分组拆装器接收到1字节数据时，将该字节写入临时存储器，转入下一状态MEM_WR1；当分组拆装器没数据给DMA仲裁器时则进入MEM_WR2状态，在此状态将临时存储器中的数据写入SRAM，然后回到IDLE状态。在操作过程中，使用计数器adr_cb对传输字节数进行计数，通过addr_cb[1:0]的值标识当前传输的是32bit中的哪个字节。计数器sizu_c每接收1字节数值加1。

    在需要读取SRAM中的数据（tx_dma_en=1）时，DMA仲裁器由IDIE状态进入MEM_RD1状态，读取4字节数据到发送缓冲区中，然后进入状态MEM_RD2，再读4字节进入状态MEM_RD3，这8字节轮流使用Buffer0和Buffer1缓冲区：

在需要读取SRAM中的数据（tx_dma_en=1）时，DMA仲裁器由IDLE状态进入MEM_RD1状态，读取4字节数据到发送缓冲区中，然后进入状态MEM_RD2，再读4字节进入状态MEM_RD3，这8字节轮流使用Buffer0和Buffer1缓冲区：

if((NOT adr_cb[2]) AND mack

then Buffer0<=SRAM_DATA_I;

elsif (adr_cb[2] AND mack)

then Buffer1<=SRAM_DATA_I;

end if;

在MEM_RD3状态判断是否还需要读下一个数据，如果需要再进入状态MEM_RD2，否则在传输完所有字节后，返回到IDLE状态。在发送数据过程中，使用14bit计数器sizd_c决定传输字节数，取自Ep_BUF[30:17]，每发送1字节数据，它的值减1。在图7中的各个状态中，由于超时、CRC校验错误或得到的数据发生错误时，PE产生的Abort信号会使当前状态都回到IDLE。

文中阐述了USB2.0功能控制器的一种实现方案。

其VHDL语言实现代码，已在XILINX公司的FPGA Virtex XVV3006fg456中通过了Xilinx ISE的仿真、综合及布局布线。FPGA的规模是32万门，1536个CLB（可配置逻辑单元）。该控制模块占用2050个Slice(66%),使用了1697个Slice触发器（27%）和3047个4输入LUT表（49%）。整个FPGA的速度可达到56.870MHz，完全满足视频数据的高速传输（对32bit数据操作，达到480Mb/s的速度时钟只需15MHz）。该方案实现的控制器便于修改且易于实现，可作为一个功能模块嵌入到SOC中，可使不同情况最大限度地灵活设计片上系统。