换体DMA高速数据采集电路的CPLD实现

在数据采集电路中，时序逻辑电路主要解决地址译码、时序逻辑控制、数据锁存等功能。用普通的中小规模集成电路实现，电路组成庞大；而用VHDL语言实现则简单灵活、易于更新升级。图3中的微机译码电路、数据缓冲器、D触发器等都可以在MAXPLUS II的图形编辑环境下，从库中直接调出。计算机在每次DMA传送中都向外设输出一个应答信号DACK和读允许信号IOR，利用这个特点，正好把它们作为读缓存的地址时钟，即每DMA传送一次，读地址为1；AD774B每转换完一组数据，在STS端输出由低电平转换为高电平，刚好给写缓存提供写地址时钟，同时经过适当延时，STS又可以送到R/C端作为A/D下一次转换的启动信号。

3 DMA的应用

数据传送的查询方式和中断方式都是在CPU的控制下进行的，因而传输速度受CPU指令运行速度的限制。直接存储器存取方式，即DMA方式。存储器与外设在DMA控制器控制下，直接传送数据而不通过CPU，传输速率主要取决于存储存取速度。所以在DMA过程中，数据传输完全由DMA控制器8237A控制，不占用CPU时间。

在本换体DMA高速数据采集电路中，用复杂可编程逻辑器件CPLD来实现数据缓存、带分页功能的地址发生器以以复杂的逻辑和时序电路等，使得电路大大简化；同时硬件电路软件化，具有可在线更新、升级容易、保密性强等特点。本换体DMA高速数据采集电路已成功地应用在生物医