24位A/D转换器CS5381及其在高速高精度数据采集系统中的应用

图３所示是一个四通道并行采集系统的整体框图，该系统主要由ＴＭＳ３２０ＶＣ３３（以下简称ＶＣ３３）、两片ＣＳ５３８１、一片ＦＰＧＡ（ＥＰＦ１０Ｋ１０）和一个大容量ＦＩ-ＦＯ存储器构成。采集系统与主机的通讯采用ＵＳＢ接口。系统中的一片ＣＳ５３８１工作于主模式，另外一片则工作在从模式下，这样可以保证两片ＡＤＣ工作时严格同步。

    在基于ＣＳ５３８１的采集系统中，如何实现ＣＳ５３８１与ＴＭＳ３２０ＶＣ３３的接口是一个关键问题。具体的设计方案有两种：其一，由于ＣＳ５３８１采用同步串行数据输出方式，而ＴＭＳ３２０ＶＣ３３具有多通道缓冲串口（ＭｃＢＳＰ），因此，可以较为容易地实现二者的硬件连接。其二是通过ＣＰＬＤ／ＦＰＧＡ设计串并转换电路，并把ＣＳ５３８１输出的串行数据转换为并行数据，然后由ＴＭＳ３２０ＶＣ３３通过扩展ＩＯ对数据进行读取。这两种方案相比，第一种方案比较简单，但系统要设计四个独立的同步采集通道，并要使用两片ＣＳ５３８１，而ＴＭＳ３２０ＶＣ３３只有一个ＭｃＢＳＰ，所以此方案无法采用。第二种方案实现起来相对比较麻烦，硬件成本也较大。它通过把每片ＣＳ５３８１的串行数据转换成８位并行数据并经ＦＩＦＯ缓存，然后由ＴＭＳ３２０ＶＣ３３通过中断和ＤＭＡ方式对四个通道的转换数据进行读取。

串并转换电路设计是ＣＳ５３８１和ＴＭＳ３２０ＶＣ３３接口电路的核心部分，它负责将ＣＳ５３８１输出的串行数据转换为并行数据并存储在ＦＩＦＯ中，同时产生相应的ＦＩＦＯ写信号。具体设计时，应当考虑以下三个问题：

（１） 对于ＣＳ５３８１在左右通道的数据，除了２４位转换结果数据外，还应输出一个８位的附加信息，因此，输出一道数据时，总共有３２个时钟输出，而最后８位数据是无用的，这样，就需要有一个禁止逻辑来防止８位附加数据也写入到ＦＩＦＯ中。

    （２） 由于串行输出时钟ＳＣＬＫ在ＣＳ５３８１工作期间是一直存在的，因此，在启动和结束串并转换时，应该有一个控制逻辑来使串并转换电路只有在ＬＲ-ＣＫ的上升沿（或者下降沿）触发下才能进行数据转换，以保证左右通道数据顺序的确定性。

（３） 转换电路要有使能控制，以便控制信号的采集时间。

４　测试结果

该采集系统利用标准信号源进行正弦信号采集测试，下面是对两种频率的正弦信号进行测试的结果分析。其中第一种测试结果如图４所示。对于１０ｋＨｚ的正弦信号，ＣＳ５３８１的主时钟ＭＣＬＫ为２４．５７６ＭＨｚ、它具有６４倍的过采样率（采样速率ｆｓ＝ＭＣＬＫ／６４＝１９２ｋＨｚ），采样时间Ｔ为１ｍｓ。由采样结果和功率谱可以看出：系统中的ＣＳ５３８１采样数据在频率域的动态范围在１２０ｄＢ以上。

图5

    把系统采样速率ｆｓ设置为３８４ｋＨｚ时，对７５ｋＨｚ正弦信号的采样结果及功率谱估计如图５所示，由采样结果可以看出：ＣＳ５３８１可以在３８４ｋＨｚ的采样速率下对更高频率的信号进行采样，但从功率谱可以看出，此时动态范围及信噪比都在８０ｄＢ左右，可见采样精度有较大幅度的降低。若要完成更高频率信号的采样，在对采样精度要求不是特别高时，可以考虑采用这种方式。

由此可以看出，由ＣＳ５３８１构成的这种采集系统具有分辨率高、动态范围大等特点，在混场源电磁法接收机中得到了很好的应用，可以对带宽为ＤＣ～７５ｋＨｚ、动态范围为１２０ｄＢ的电磁信号进行高精度数据采集。