基于AD9858的线性调频源设计

ＤＦＴＷ＝（｜ｆＦ－ｆｓ｜／ｆＳＹＳＣＬＫ２）?ＤＲＲＲＷ／Ｔ?×２３２

４　硬件结构

本设计利用ＡＤ９８５８上集成的锁相环来将６０ＭＨｚ的时钟信号倍频到９６０ＭＨｚ，以便使其作为ＤＤＳ的工作参考时钟，配置芯片选用Ｘｉｌｉｎｘ公司生产的ＣＰＬＤ芯片ＸＣ９５１４４ＸＬ来完成。其电路的硬件结构如图１所示。(凹丫丫范文网fanwen.oyaya.net收集整理)

使用ＸＣ９５１４４ＸＬ时，可按照ＡＤ９８５８数据手册上提供的时序来对图中所示的端口进行操作，以便完成对ＡＤ９８５８的配置。用６０ＭＨｚ时钟输入到ＰＦＤ端口可作为鉴频器的输入，ＶＣＯ的输出经功分器后，一路经１６分频后从ＤＩＶ端口输入作为鉴频器的输入，另一路直接从端口ＲＥＦＣＬＫ输入以作为ＤＤＳ的参考时钟。端口ＣＰ的输出经环路滤波后可作为ＶＣＯ的调谐电压。而线性调频信号则从端口ＩＯＵＴ输出，并经带通滤波器和放大器后，作为最终所需要的输出。

５　控制流程

该设计的配置芯片选用的是Ｘｉｌｉｎｘ公司的ＸＣ９５１４４ＸＬ，控制程序采用ＶＨＤＬ语言编写。设计输出的线性调频信号的起始频率为４８ＭＨｚ，终止频率为７２ＭＨｚ，时宽为２０μｓ，其控制流程如图２所示。在系统接到上电复位信号后，可依次向ＣＦＲ、ＦＴＷ、ＤＦＴＷ、ＤＦＲＲＷ写控制字，然后等待脉冲展宽信号的到来。脉冲展宽信号为外部激励信号，上升沿有效。当检测到一个上升沿之后，系统将发出一个ｕｐｄａｔｅ信号（ｕｐｄａｔｅ信号的作用是将写入寄存器的数据导入ＤＤＳ内核，同时使ＤＤＳ按照新的配置开始工作），同时计数器开始计数并输出宽度为２０μｓ的线性调频信号，同时对地址为０ｘ０２的寄存器进行操作，以将Ｂｉｔ３置为高电平，并使相位累加器的清零位有效。计数器计满后会发出一个ｕｐｄａｔｅ信号，由于此时相位累加器清零位有效，此时相位累加器被清零，与此同时停止输出线性调频信号，然后继续对地址为０ｘ０２的寄存器进行操作，同时也将Ｂｉｔ３置为低电平，并使相位累加器清零位无效，此时如果接收到ｕｐｄａｔｅ信号，则线性调频信号重新输出。至此，系统将进入等待状态以等待脉冲展宽信号的到来，这样依次往复，即可实现脉冲线性调频信号的输出。

６　结束语

随着数字电子技术的发展，直接数字频率合成得到了日益广泛的应用，ＤＤＳ技术也日臻完善。传统线性调频信号的产生方法（ＶＣＯ方法和声表面波方法）由于线性度差、频率稳定度低而逐渐被淘汰。本文介绍了一种采用ＤＤＳ方式直接产生线性调频信号的全数字设计方法。该方案一方面采用了当今技术最为领先的ＤＤＳ芯片ＡＤ９８５８，另一方面也根据严格的高速电路设计理论进行了整体规划和布线。经过测试，该方案的各项性能指标均较高，从而证实了其可行性和前瞻性，同时也表明ＡＤ９８５８在相位噪声、杂散抑制度、谐波抑制度等方面确有很好的表现。