一种基于CPLD的PWM控制电路设计

器模块的ＶＨＤＬ程序设计如下：
　　
　　ｅｎｔｉｔｙｃｏｕｎｔｅｒｉｓ
　　
　　ｐｏｒｔ(ｃｌｋ:ｉｎｓｔｄｌｏｇｉｃ;
　　
　　Ｑ:ｏｕｔｓｔｄｌｏｇｉｃｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);
　　
　　ｃａｏ:ｏｕｔｓｔｄ_ｌｏｇｉｃ);
　　
　　ｅｎｄｃｏｕｎｔｅｒ;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅａ_ｃｏｕｎｔｅｒｏｆｃｏｕｎｔｅｒｉｓ
　　
　　ｓｉｇｎａｌＱｓ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｒｅｓｅｔ:ｓｔｄ_ｌｏｇｉｃ;
　　
　　ｓｉｇｎａｌｃａｏｌｏｃｋ:ｓｔｄ_ｌｏｇｉｃ;
　　
　　ｂｅｇｉｎ
　　
　　ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)
　　
　　ｂｅｇｉｎ
　　
　　ｉｆ(ｒｅｓｅｔ＝‘１＇)ｔｈｅｎ
　　
　　Ｑｓ＜＝“００００００００”;
　　
　　ｅｌｓｉｆｃｌｋ＇ｅｖｅｎｔａｎｄｃｌｋ＝‘１＇ｔｈｅｎ
　　
　　Ｑｓ＜＝Ｑｓ＋‘１＇;
　　
　　ｅｎｄｉｆ;
　　
　　
　　
　　
　　ｅｎｄｐｒｏｃｅｓｓ;
　　
　　ｒｅｓｅｔ＜＝‘１＇ｗｈｅｎＱｓ＝２５５ｅｌｓｅ
　　
　　‘０＇;
　　
　　ｃａｏｌｏｃｋ＜＝‘１＇ｗｈｅｎＱｓ＝０ｅｌｓｅ
　　
　　‘０＇;
　　
　　Ｑ＜＝Ｑｓ;
　　
　　ｃａｏ＜＝ｒｅｓｅｔｏｒｃａｏｌｏｃｋ;
　　
　　ｅｎｄａ_ｃｏｕｎｔｅｒ;
　　
　　图2PWM可逆控制电路原理图
　　
　　在原理图中，延迟模块必不可少，其功能是对ＰＷＭ波形的上升沿进行延时，而不影响下降沿，从而确保桥路同侧不会发生短路。其模块的ＶＨＤＬ程序如下：
　　
　　ｅｎｔｉｔｙｄｅｌａｙｉｓ
　　
　　ｐｏｒｔ(ｃｌｋ:ｉｎｓｔｄ_ｌｏｇｉｃ;
　　
　　ｉｎｐｕｔ:ｉｎｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ｄｏｗｎｔｏ０);
　　
　　ｏｕｔｐｕｔ:ｏｕｔｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ｄｏｗｎｔｏ０)
　　
　　ｅｎｄｄｅｌａｙ;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅａ_ｄｅｌａｙｏｆｄｅｌａｙｉｓ
　　
　　ｓｉｇｎａｌＱ１,Ｑ２,Ｑ３,Ｑ４:ｓｔｄ_ｌｏｇｉｃ;
　　
　　ｂｅｇｉｎ
　　
　　ｐｒｏｃｅｓｓ(ｃｌｋ)
　　
　　ｂｅｇｉｎ
　　
　　ｉｆｃｌｋ＇ｅｖｅｎｔａｎｄｃｌｋ＝‘１＇ｔｈｅｎ
　　
　　Ｑ３＜＝Ｑ２;
　　
　　Ｑ２＜＝Ｑ１;
　　
　　Ｑ１＜＝ｉｎｐｕｔ(１);
　　
　　ｅｎｄｉｆ;
　　
　　ｅｎｄｐｒｏｃｅｓｓ;
　　
　　Ｑ４＜＝ｎｏｔＱ３;
　　
　　ｏｕｔｐｕｔ(１)＜＝ｉｎｐｕｔ(１)ａｎｄＱ３;
　　
　　ｏｕｔｐｕｔ(０)＜＝ｉｎｐｕｔ(０)ａｎｄＱ４;
　　
　　ｅｎｄａ_ｄｅｌａｙ;
　　
　　图３为原理图中的若干信号的波形仿真图。
　　
　　３结束语
　　
　　采用可编程逻辑器件

《一种基于CPLD的PWM控制电路设计(第2页)》