CDMA2000基站系统中基带分配卡的设计与实现

合并模块是BDC与MCC的数据接口。从每个MCC卡送来的数据是12位的串行数据。传送数据的工作时钟都是在16X（X=1.2288Mb/s）系统时钟下工作。首先输出最低有效位进行串行相加，并把相加后的进位与下次送来数据相加，同时，送入奇偶校验作验和，检查奇偶校验是否正确。如果正确，把串行相加的结果送入串行转换；如果错误，则清除此次MCC卡送来的数据，并通过总线接口向GLI报告故障。

当所有前向CDMA信号合并后，串行相加模块输出的串行信号要进行串并转换把串行数据变成并行数据然后从逻辑结构上移N位，加入导频信道，最后输出进行I和Q扩频。其中，导频信道采用全'0'导频信道，I和Q扩频也称四相扩频。扩频序列的长度为2 15（即32768个PN比特片的长度）。在前向信道，每个基站使用不同偏置的序列，而反向信道调制时都使用零偏置的序列，这个序列称为导频PN序列。

在扩频操作后，将I和Q脉冲加至基带滤波器的输入端。基带滤波器的频率响应满足规定的性能要求。基带滤波器的归一化频率响应在通带0≤f≤fp内，应限定在±δ1内，阻带f≥fs，应小于或等于δ2。各参数的数值为δ1=1.5dB，δ2=40dB，fp=590kHz，fs=740kHz。

最后，经过滤波的信号通过D/A转换器转换成模拟信号，送入BBX。

2.3 辅助模块

该模块主要包括时钟产生与分配、同步信号分配、差分驱动与电平转换。

    BDC为MCC卡提供所需的时钟信号，同时也为BBX提供A/D和D/A所需要的时钟信号。时钟产生模块的输入为16X（X=1.2288Mb/s），输出为16X、8X、4X、2X和1X信号，分别送往MCC卡和BBX。

同步信号分配将CSM板送来的2s同步信号分发给各MCC卡和BBX。

BDC根据需要对相关信号提供差分驱动以及电平转换。

2.4 BDC备份

设计时，BDC卡考虑备份，主、备两个BDC通过三态门插入背板总线，同一时刻只有一个BDC卡在工作，三态门的控制由AMR根据报警情况来设置完成。当工作中的BDC卡出现故障时，将立即报警，然后AMR通过报警情况，马上改变三态门的设置，启用另一个BDC卡。这种关键部件采用备份设计的思想，可大大提高系统的安全性和可靠性。

3 BDC卡的硬件实现

根据上述设计方案，选择APEX20K100、AD9058、AD9765和AD9632作为该基带分配卡的主要部件。其单个扇区的硬件框图如图4所示。

图4中，APEX20K100是Altera公司推出的一种可编程逻辑器件，它具有规模大、时间可预测性好等优点。AD9058是ADI公司推出的一种双通道、高性能8bit模-数转换器（ADC）。采样时钟频率可达50MSPS，其独特的结构参考电压，能驱动两片ADC。AD9765是一种双端口、高速率、双通道、12bit的CMOS数模转换器（DAC）。它在很小的48路LQFP包中集成了2个高性能的12bit TxDAC和磁心，1个电压参考和数字接口电路，4个扩展引脚。更两路数据。AD9632是一个高速率宽带放大器，它利用电其特有的设计结构结合了电流反馈和电压反馈的最佳优点，展示了异常快速准确的脉冲响应。

3.1 APEX20K100加载方式设计

APEX20K100在运行期间，将加载数据存储到静态存储器（SRAM）单元中。因为SRAM是易失性的，所以每次上电时，SRAM单元必须装入加载数据。当APEX20K100加载好后，其寄存器和I/O引脚都必须初始化，然后设备才进入系统动作的用户模式。考虑到上述特点，APEX20K100采用EPC2/PS联合加载方式加载数据，每次只要一上电，EPC2就自动将数据加载到A