非多路复用与多路复用总线转换桥的设计与实现

Ｅ的有效间隔不同，设计电路时应注意此细节。在连续的读或写操作时，ＩＳ信号一直为有效电平‘０’，无法以此信号作为产生ＳＪＡ１０００的ＡＬＥ、读、写信号起始基准；而在写周期时，ＳＴＲＢ与ＷＥ的变化始终保持一致，因此在产生ＳＪＡ１０００写周期时，可以用ＳＴＲＢ作为ＡＬＥ、ＷＲ产生的起始基准信号。但是ＴＳＭ３２０Ｆ２０６在连续的读操作时，ＳＴＲＢ一直保持为低电平，可见在产生ＳＪＡ１０００读、写操作周期时，无法单独以它作为ＡＬＥ、ＲＤ信号产生的起始基准，需与ＩＳ、ＷＥ、ＲＥ进行逻辑组合来作为ＳＪＡ１０００读、写操作周期的起始基准信号。

３ ＣＰＬＤ实现转换桥的设计方法

此转换桥如果用中规模集成电路（７４系列）实现起来比较复杂，工作频率又较高，布线时若稍不合理，易引起干扰，使得电路工作不稳定，因此这里采用高可靠性的复杂可编程逻辑器件ＣＰＬＤ，用硬件描述语言ＶＨＤＬ来实现。

３．１ 转换桥引脚信号定义

图５为转换桥的时序仿真图，其中转换桥的各引脚信号与ＴＭＳ３２０Ｆ２０６和ＳＪＡ１０００ｌ引脚信号的对应为：ｆａｂｌ７接Ａ０～Ａ７；ｆｄｂ７接Ｄ０～Ｄ７；ｆｄｓ接ＩＳ；ｆｓｔｒｂ接ＳＴＲＢ；ｆｗｅ接ＷＥ；ｆｒｄ接ＲＥ；ｆｃｐ接ＣＬＫＯＵＴ１；ａｌｅ接ＡＬＥ；ａｄｂ７接ＡＤ７～ＡＤ０；ｗｒ接ＷＲ；ｒｄ接ＲＤ。

３．２ ＳＪＡ１０００读、写周期使能信号和起始基准信号的确定

转换桥的基准时钟ｆｃｐ为ＴＭＳ３２０Ｆ２０６的机器时钟输出信号ＣＬＫＯＵＴ１。ｆｃｐ为２０ＭＨｚ的方波信号。因为ＴＭＳ３２０Ｆ２０６的读或写工作周期一般为一、两个机器时钟周期，此时基准时钟ｆｃｐ最多含有四个边沿状态，无法完成非多路复用到多路复用的转换，所以通过软件等待设置，使ＴＭＳ３２０Ｆ２０６对外部总线操作时，由原来所用的一个机器时钟周期延长到四个机器时钟周期，边沿状态个数增加了４倍。另外ｆｃｐ的脉宽为２５ｎｓ，这样可以保证转换桥输出的多路复用总线时序的时间参数满足ＳＪＡ１０００的时序要求。从上面的时序分析中可以确定出ＳＪＡ１０００的读、写周期的使能信号?ＩＳ?和起始基准信号?ＳＴＲＢ、ＷＥ、ＲＥ逻辑组合?。ＩＳ作为转换桥的片选信号，当ＩＳ为“０”时，转换桥工作；否则，转换桥的各输出信号被悬挂。当ＩＳ为“０”、ＳＴＲＢ为“０”、ＷＥ为“０”、ＲＥ为“１”时，ＤＳＰ开始对外部Ｉ／Ｏ进行写操作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的写周期；当ＩＳ为“０”、ＳＴＲＢ为“０”、ＷＥ为“１”、ＲＥ为“１”时，ＤＳＰ开始对外部Ｉ／Ｏ进行读操作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的读周期。

３．３ 读操作转换过程

通过软件等待设置，使ＤＳＰ的 Ｉ／Ｏ读、写操作需四个机器时钟周期。在第一个时钟周期的上升沿产生ａｌｅ信号（脉宽为０．５倍的机器时钟周期），同时将ＤＳＰ输入的低八位地址ｆａｂｌ７锁存并送到地址数据复用总线ａｄｂ７，并保持到第二个时钟周期的上升沿为止，此时ａｄｂ７为高阻状态。第三、第四个时钟周期，ＤＳＰ的读信号ｆｒｄ有效，将此信号直接送到ｒｄ引脚，此时ａｄｂ７引脚的数据直接送给ｆｄｂ７引脚，读操作结束。

图5 转换桥的时序仿真图

    ３．４ 写操作转换过程

在写操作的四个时钟周期中，在第一个时钟周期的上升沿产生ａｌｅ信号（脉宽为一个机器时钟周期），同时将ＤＳＰ输入的低八位地址ｆａｂｌ７引脚的信号送到ａｄｂ７上，并保持到第三个时钟周期结束。在第四个时钟周期的上升沿产生写信号ｗｒ（宽度为一个时钟周期），在ＤＳＰ写信号ｆｅｗ的上升沿处锁存数据线ｆｄｂ７来的信号，并将其送到ａｄｂ７引脚上，延时到第五个时钟周期时把ａｄｂ７变为高阻状态，写操作结束。

本文提出的非多路复用总线到多路复用总线转换桥采用了Ｘｉｌｉｎｘ公司的ＣＰＬＤ芯片ＸＣ９５１４４－１５－ＰＱ１００，并使用该公司开发的集成环境Ｆｕｎｄａｔｉｏｎ Ｆ３．１ｉ，将其集成为一块专用芯片。通过大量的实验测试，此转换桥工作非常稳定，现已应用到电力网络馈线远程终端装置（ＦＴＵ）中。

《非多路复用与多路复用总线转换桥的设计与实现(第2页)》