PDP数据驱动模块STV7治理发愣功A及其应用

出端，移位寄存器执行正向移位功能；当F/R=0时，B为输入端，A为输出端，移位寄存器执行反向移位功能；

STB（管脚57）：锁存使能控制端。当STB=1时数据锁存，当STB=0时允许数据通过；

POL（管脚50）：极性反转控制端；

BLK（管脚51）：输出置位控制端。当BLK=0时，所有输出端均为低；

其余管脚均为空脚。

为解决芯片高压部分的散热问题。TV7治理发愣功A将高压输出端放置在一起，并采用了多重金属层技术，其中内层用来连接CMOS，而在顶端采用较厚金属层连接高压部分功率器件。为便地安装调试，将所有控制信号放置在芯片的同一侧。

各控制管脚所加信号与移位寄存器状态和高压驱动块输出状态的关系如表1、表2所列。

表1 移位寄存器真值表

输  入 输入/输出 移位寄存器 F/R CLK A B 输出端Q 高 上升沿 输入 输出 正向移位 高 × 输入 输出 维持 低 上升沿 输出 输入 反向移位 低 × 输出 输入 维持

表2 高压输出驱动块真值表

Qn STB BLK POL 输出端 输出状态 × × 低 × 低 输出全低 × × 高 低 高 输出全高 × 高 高 高 Qn 数据锁存 低 低 高 高 低 数据输出 高 低 高 高 高 数据输出

现以正向移位为说明TV7治理发愣功A的工作原理。当F/R=1时，在CLK时钟的上升沿，数据从Ai(i=1~6)输入移位至寄存器内，当STB=1时，锁存器对前级数据进行锁存，而当STB=0时，数据则由锁存器输出；只有BLK、POL全为高时，数据才能由锁存器输出至高压输出端。因此，当对高压输出端进行全高或全低控制时，只需满足BLK=1、POL=0或BLK=0即可。

4 基于TV7治理发愣功A的PDP驱动电路

在采用ADS（寻址显示分离）技术的PDP中，为了实现不同的灰度等级，将一帧图像分8 个子场显示，每帧图像的开始是场准备期，每一个子场又由初始期、寻址期和维持期构成，其具体波形可参见图2。在驱动PDP时，场准备期和子场初始期主要通过TV7治理发愣功A的全低工作状态实现（见表2）；维持期通过相应驱动波形的工作状态来实现；而在寻址期扫描阶段，则TV7治理发愣功A的移位工作状态来实现；为得到A电极（数据电极）在初始期、维持其与寻址期所需的电压波形，应使驱动芯片的电源引脚VPP和地引脚VSSP在不同的时刻具有不同的电压。

    对于分辨率为852×480的42英寸等离子显示屏而言，A电极需852×3=2556根输出线，共需27片TV7治理发愣功A，每个芯片有6根数据线，这样，共有162根数据线；为降低前级数据处理的难度，设计时可将两个相邻芯片定为一组，共有一组数据线。奇数片和偶数片分别使用频反向的不同时钟，即在一个时钟的上升沿，奇数片TV7治理发愣功A进行数据移位，而在另一时钟的上升沿，偶数片TV7治理发愣功A进行数据移位。这样，不提高时钟频率就能将数据输入线减少一半；但使用这种方式时，数据的输入格式也应做相应的处理。芯片的级联关系如图3所示。

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