集成有10位ADC的增强型视频解码器ADV7183及其应用

,１８,３４,３５脚：由Ｉ２Ｃ控制的通用目的输出。
　　
　　（ＬＬＣ２）２６脚：行锁定系统时钟输出的二分频(１３．５ＭＨｚ)。
　　
　　图2
　　
　　（ＬＬＣ１／ＰＣＬＫ）２７脚：双重功能复用管脚?行锁定系统时钟输出或２０～３５ＭＨｚ的ＦＩＦＯ输出时钟。
　　
　　（ＸＴＡＬ１）２８脚：晶体振荡器的第二管脚，如果使用了外部时钟源，则该管脚可以不连。
　　
　　（ＸＴＡＬ）２９脚：２７ＭＨｚ晶体振荡器输入管脚或连接外部晶体振荡器的输入(与ＣＭＯＳ电平兼容)。
　　
　　(ＰＷＲＤＮ)３６脚：低功率使能。
　　
　　(ＥＬＰＦ)３７脚：该管脚主要用于ＬＬＣ锁相环所必需的外部环路滤波器。
　　
　　(ＰＶＤＤ)３８脚：电源。
　　
　　(ＰＶＳＳ)３９脚：地。
　　
　　
　　
　　
　　(ＡＶＳＳ)４０,４７,５３,５６,６３脚：模拟电源地。
　　
　　(ＡＶＳＳ１～６)４１,４３,４５,５７,５９,６１脚：模拟输入信道。如果选择了单终端模式，则接地?当选择了不同的模式，则直接与ＲＥＦＯＵＴ相连。
　　
　　（ＡＶＤＤ）５０脚：模拟电源引脚(５Ｖ)。
　　
　　（ＣＡＰＹ１－２）４８,４９脚：ＡＤＣ电容网络。
　　
　　（ＳＤＡＴＡ）６７脚：ＭＰＵ口串行数据输入／输出。
　　
　　（ＲＥＦＯＵＴ）５１脚：内部参考电压输出。
　　
　　（ＣＭＬ）５２脚：ＡＤＣ公共模式。
　　
　　（ＳＣＬＫ）６８脚：ＭＰＵ口串行时钟输入接口。
　　
　　（ＣＡＰＣ１～２）５４,５５脚：ＡＤＣ电容网络。
　　
　　（ＡＬＳＢ）６６脚：ＴＴＬ地址输入。
　　
　　（ＩＳＯ）６５脚：输入超出开关。
　　
　　（ＡＩＮ１～６）４２,４４,４６,５８,６０,６２脚：模拟视频输入信道。
　　
　　（ＶＲＥＦ／ＶＲＥＳＥＴ）６９脚：ＶＲＥＦ标志着下一场的开始;ＶＲＥＳＥＴ标志着新场的开始。
　　
　　（ＨＲＥＦ／ＨＲＥＳＥＴ）７０脚：ＨＲＥＦ标志着新视频行的开始;ＨＲＥＳＥＴ标志着新行的开始。
　　
　　（ＲＤ）７７脚：异步ＦＩＦＯ读使能信号。
　　
　　（ＲＥＳＥＴ）６４脚：系统输入重新设置。
　　
　　（ＤＶ）７８脚：数据有效输出信号。
　　
　　（ＯＥ）７９脚：输出使能控制端口。
　　
　　（ＦＩＥＬＤ）８０脚：奇／偶场输出信号。
　　
　　３工作原理
　　
　　ＡＤＶ７１８３内部原理及功能框图如图２所示，下面介绍其工作原理。
　　
　　３．１模拟信号输入
　　
　　ＡＤＶ７１８３有６个模拟视频输入信道，这６个信道用不同的配置可以支持６个ＣＶＢＳ输入信号、３个Ｓ－ｖｉｄｅｏ输入信号和２个ＹＣｒＣｂ构成的模拟视频输入信号。通过ＩＮＳＥＬ可控制输入的类型和信道的选择。模拟信号输入前端包括三个用于直流恢复的箝位电路。ＡＤＣ前有三个取样保持放大器，可在ＹＣｒＣｂ输入模式时保证取样值同时到达三个信道。两个１０－ｂｉｔＡＤＣｓ用来取样。为了尽可能高质量的捕获视频信号，整个模拟信号输入前端存在着很大的差异。
　　
　　３．２同步像素输出接口
　　
　　ＡＤＶ７１８３

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