基于FPGA的四阶IIR数字滤波器

算速度。需要注意的是，ＭＡＸ＋ｐｌｕｓⅡ的ＬＰＭ库中乘法运算为无符号数的阵列乘法，所以使用时需要先将两个补码乘数转换为无符号数相乘后，再将乘积转换为补码乘积输出。每个二阶节完成一次运算共需要６个时钟周期，而且需采用各自独立的ＭＡＣ实现两级流水线结构，即每个数据经过两个二阶节输出只需要６个时钟周期。
　　
　　２．１系统原理框图
　　
　　系统原理框图如图２所示，模拟信号经过ＴＬＣ５５１０转换为００Ｈ～ＦＦＨ的二进制数后，送入四阶ＩＩＲ低通滤波器，处理后输出１０位二进制数送ＡＤ７５２０得到双极性的模拟电压输出。
　　
　　图3四阶IIR滤波器的顶层原理图
　　
　　２．２顶层ＩＩＲ模块
　　
　　顶层ＩＩＲ模块如图３所示。主要由一个时序控制模块ＩＩＲＣ、两个ＩＩＲ二阶节模块（ＩＩＲ１和ＩＩＲ２）构成。ＩＩＲ模块设计为１０位二进制补码输入，最高位ａｄ９为补码符号位，次高位ａｄ８用于防止运算时的溢出。可见该ＩＩＲ模块实际可以输入９位二进制补码数，但ＴＬＣ５５１０的输出数据为８位，输入到ＩＩＲ模块时，将ａｄ９和ａｄ８引脚均接地，即输入为正极性电压。
　　
　　ｃｌｒ输入端为异步清零端，高电平有效。当输入时钟ｃｌｋ为１２ＭＨｚ时，ＩＩＲ模块产生一个频率为２ＭＨｚ的ｃｌｋ＿ａｄ输出时钟提供给ＴＬＣ５５１０。输出数据ｄｏｕｔ为１０位二进制补码。ＩＩＲ１和ＩＩＲ２模块构成级联结构。
　　
　　２．３ＩＩＲ１和ＩＩＲ２模块
　　
　　ＩＩＲ１、ＩＩＲ２模块主要由两个模块构成，一个是数据移位模块，在ＣＬＫ＿Ｒ时钟作用下将差分方程的各ｘ、ｙ值延迟一个时钟；另一个模块是补码乘加单元，用ＶＨＤＬ语言编写，两个乘数先取补后再进行阵列乘法，在ＣＬＫ＿Ｂ时钟控制下完成一次乘加运算，乘积取补后输出，共需要６个时钟。
　　
　　差分方程的各系数如表２所示，采用１０位定点纯小数补码表示。
　　
　　表2二阶差分方程的系数
　　
　　系数a0a1a2b0b1IIR101CH3E6H01CH194H35BHIIR203FH393H03FH1C6H31CH
　　另外?熏模块中的五个系数定义为常数，以节省硬件资源，并且采用０舍１入法进行数据处理，尽量提高数据运算精度。ＶＨＤＬ程序如下：
　　
　　ｅｎｔｉｔｙｓｍｕｌｔａｄｄ１ｉｓ
　　
　　ｐｏｒｔ(ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ:ｉｎｓｔｄ＿ｌｏｇｉｃ:
　　
　　ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　　ｙｏｕｔ:ｏｕｔｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０));
　　
　　ｅｎｄｓｍｕｌｔａｄｄ１;
　　
　　ａｒｃｈｉｔｅｃｔｕｒｅｂｅｈａｖｏｆｓｍｕｌｔａｄｄ１ｉｓ
　　
　　ｓｉｇｎａｌｔａｎ,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;
　　
　　ｓｉｇｎａｌｃｎｔ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔａ,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔｍｐａ,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｔｐｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ｄｏｗｎｔｏ０);
　　
　　ｓｉｇｎａｌｙｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ｄｏｗｎｔｏ０);
　　
　　ｃｏｎｓｔａｎｔａ０:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ｄｏｗｎｔｏ０:＝“０００００１１１００”
　　
　　（其余常数说明略）
　　
　　ｂｅｇｉｎ
　　
　　ｔｐ２ｎ＜＝ｔａｎｘｏｒｔｂｎ;－－求补后送阵列乘法器
　　
　　ｔａａ＜＝ｎｏｔｔａ＋‘１’ｗｈｅｎ(ｔａｎ＝‘１’)ｅｌｓｅｔａ;
　　
　　ｔｂｂ＜＝ｎｏｔｔｂ＋‘１’ｗｈｅｎ(ｔｂｎ＝‘１’)ｅｌｓｅｔｂ;
　　
　　ｔｐｐ＜＝‘１’＆‘１’＆‘１’＆‘１’＆ｎｏｔｔｐ＋‘１’ｗｈｅｎ(ｔｐ２ｎ＝‘１’)ｅｌｓｅｔｐ;
　　
　　ｔｍｐａ＜＝ａ０ｗｈｅｎｃｎｔ＝０ｅｌｓｅ
　　
　　ａ１ｗｈｅｎｃｎｔ＝１ｅｌｓｅ
　　
　　ａ２ｗｈｅｎｃｎｔ＝２ｅｌｓｅ
　　
　

《基于FPGA的四阶IIR数字滤波器(第2页)》